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  • 通常的倍频原理

    千次阅读 2016-12-24 21:45:13
    通常的倍频原理:需要倍频的信号通过非线性器件(如二极管,一个二极管也行。二个二极管甚至4个二极管),串联检波或并联钳位都行甚至平衡混频电路。然后带通滤波输出倍频信号。
    通常的倍频原理:需要倍频的信号通过非线性器件(如二极管,一个二极管也行。二个二极管甚至4个二极管),串联检波或并联钳位都行甚至平衡混频电路。然后带通滤波输出倍频信号。
    
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  • pll倍频原理

    2019-04-25 15:45:00
    我们知道PLL可以输出一个几倍或几十倍参考时钟的时钟,这是怎么做到的呢?...参考时钟只是用来跟输出频率进行比较,输出频率并不是由它倍频而来。 转载于:https://www.cnblogs.com/lybinger/p/10768872.html...

    我们知道PLL可以输出一个几倍或几十倍参考时钟的时钟,这是怎么做到的呢?

    原来PLL里面的VCO在电压控制下可以输出一定范围内的各种各样频率的时钟,但VCO并不稳定,所以需要有参考时钟和反馈环路来控制PLL输出特定频率。

    参考时钟只是用来跟输出频率进行比较,输出频率并不是由它倍频而来。

    转载于:https://www.cnblogs.com/lybinger/p/10768872.html

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  • 但是当我们使用的时候,锁相环倍频原理我们清楚吗?下面就来简要分析下倍频原理。  首先,我们需要了解下锁相环的组成。锁相环是由一个鉴相器(PD)、低通滤波器(LPF)和压控振荡器(VCO)组成。结构图如下:...

          以前学STM32的时候就知道了倍频这个概念。开发板上外接8M晶振,但是STM32主频却能跑72M,这离不开锁相环(PLL)的作用。之后在使用FPGA的时候,直接有PLL这个IP核提供给我们使用,实现自己想要的频率。但是当我们使用的时候,锁相环倍频的原理我们清楚吗?下面就来简要分析下倍频的原理。

      首先,我们需要了解下锁相环的组成。锁相环是由一个鉴相器(PD)、低通滤波器(LPF)和压控振荡器(VCO)组成。结构图如下:

      PLL需要有一个参考频率fi。输出频率为fo,参考频率与输出频率同时送入鉴相器。鉴相器的作用是检测输入信号和输出信号的相位差,并将检测出的相位差信号转换成uD(t)电压信号输出。当输出信号的频率与输入信号的频率相等时,输出电压与输入电压保持固定的相位差值,即输出电压与输入电压的相位被锁住,这就是锁相环的名称由来。转换后的电压信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t),对振荡器输出信号的频率实施控制。压控振荡器(VCO)的控制特性如下:

    当VCO的输入电压为0时,即输出频率fo=fi。

    那么是如何实现倍频的呢?其实就是对输出fo作N分频,即fN,将分频后的频率送入鉴相器中与参考频率进行比较。当PLL进入锁定状态时,输出频率fo就实现了倍频,此时fo=N*fi。

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  •  强烈建议,在读代码前,先看文档《基于高精度数字倍频原理实现电力系统频率跟踪的新技术.pdf》  根据其中同步倍频方法的说明,  为减少误差,该设计采用高频参考频率:f0=100MHZ;  理论输入采样频率为:fx=50HZ; ...

    参考文章:http://www.baiheee.com/Documents/090111/090111204656.htm,下面是我写的verilog源码。


    /*===========================================================================*/
      Filename : frequency_doubler.v
      Author   : wengjf 
      Description :
            强烈建议,在读代码前,先看文档《基于高精度数字倍频原理实现电力系统频率跟踪的新技术.pdf》
            根据其中同步倍频方法的说明,
            为减少误差,该设计采用高频参考频率:f0=100MHZ;
            理论输入采样频率为:fx=50HZ;
            计算可知参考频率与采样频率的倍数关系为C=f0/fx=2000000=21'h1E8480,即可以用21位寄存器表示;
            为扩展方便,该设计采用24位寄存器;
      Called by   : se160_top.v
      Revision History  :
                2010-05-12       Revision 1.0
      Email    : weng.jerf@gmail.com

               Copyright(c) 2010, stelcomtech co., All right reserved
    /*============================================================================*/

    `include "inphasecyclecounter.v"
    `include "adaptivefrequency.v"

    //倍频器
    module Frequency_Doubler(clk,clkx,reset,clky);
    input clk;
    input clkx;
    input reset;
    output clky;

    wire [23:0]c;
    wire enC;
    wire load;
    wire [12:0] q;

    //同步周期计数器,提高周期测量的精度
    Inphase_Cycle_Cnt  ICC(.clk(clk),.clkx(clkx),.reset(reset),.cout(c),.enC(enC));
    //自适应补偿分频,提高分频系数的准确度
    Adaptive_Frequency AF(.clk(clk),.c(c),.enC(enC),.reset(reset),.clky(clky));

    endmodule

     


    /*===========================================================================*/
      Filename :inphasecyclecounter.v
      Author   : wengjf 
      Description :
            同步周期计数器,主要功能是提高采样周期精度,精度有参考频率决定。
            工作原理直接参见文档
           《基于高精度数字倍频原理实现电力系统频率跟踪的新技术.pdf》
      Called by   :
      Revision History  :
                2010-05-12       Revision 1.0
      Email    : weng.jerf@gmail.com

               Copyright(c) 2010, stelcomtech co., All right reserved
    /*============================================================================*/

    //同步周期计数器;
    module Inphase_Cycle_Cnt(clk,clkx,reset,cout,enC);
    input clk;
    input clkx;
    input reset;
    output [23:0] cout;//文档开头已经介绍这里定义为24个寄存器的原因
    output enC;//第一次启动后,起到激活分频器,从而激活整个自适应补偿分频器的作用。
    reg q1_out;
    reg q2_out;
    reg [23:0]cout;
    reg [23:0]cnt;
    reg enC;
    wire start;

    //D触发器q1(这个设计中的命名主要是参照文档结构图中的命名,这样有利于理解)
    always@(posedge clk)
    begin
        q1_out<=clkx;
    end
    //D触发器q2
    always@(posedge clk)
    begin
        q2_out<=q1_out;
    end

    assign start=~q1_out&q2_out;

    //计数器需要从1开始计数
    always@(posedge clk)
    begin
        if(!reset)
            cnt<=1;
        else if(start)
            cnt<=1;
        else
            cnt<=cnt+1;
    end

    always@(posedge start)
    begin
        cout<=cnt;
     enC<=1;
    end

    endmodule

     

     
    /*===========================================================================*/
      Filename : adaptivefrequency.v
      Author   : wengjf 
      Description :
          自适应补偿分频模块。主要功能是提高分频系数的准确度。工作原理直接参见文档
          《基于高精度数字倍频原理实现电力系统频率跟踪的新技术.pdf》
      Called by   :frequency_doubler.v
      Revision History  :
                2010-05-12       Revision 1.0
      Email    : weng.jerf@gmail.com

               Copyright(c) 2010, stelcomtech co., All right reserved
    /*============================================================================*/

    `include "addingcounter.v"
    `include "ncounter.v"
    `include "frequencydivision.v"

    //自适应补偿分频
    module Adaptive_Frequency(clk,c,enC,reset,clky);
    input clk;//高频时钟,时钟频率预定为100MHZ
    input reset;
    input [23:0]c;//交流采样计数器值,该值为交流采样一个周期相对高频时钟的倍数。
                  //由模块inphasecyclecounter.v计算得到,精度取决于高频时钟。
    input enC;
    output clky;//倍频器的输出频率,理论值为输入频率的256倍。


    wire load;//重载信号,由模N计数器提供
    wire [12:0] q;//提供给分频器的分频值,既C/N的值,C为交流采样计数值,N为256。

    //加法计数器
    Adding_Cnt  ADD_CNT(.clky(clky),.c(c),.enC(enC),.load(load),.reset(reset),.qout(q));
    //模N计数器
    N_Cnt       N_CNT(.clky(clky),.reset(reset),.load(load));
    //分频器
    Freq_Div    FREQ_DIV(.clk(clk),.q(q),.reset(reset),.clkout(clky)); 

    endmodule

     

     

     


    /*===========================================================================*/
      Filename : addingcounter.v
      Author   : wengjf 
      Description :
            加法计数器,输入是计数器的累加值,输出用来做分频器的输入值;
            根据该文件开始的假设,C=21'h1E8480,则分频值q=C/N=1EA3;
            可见q至少取13位寄存器;
      Called by   :adaptivefrequency.v
      Revision History  :
                2010-05-12       Revision 1.0
      Email    : weng.jerf@gmail.com

               Copyright(c) 2010, stelcomtech co., All right reserved
    /*============================================================================*/

    module Adding_Cnt(clky,c,enC,load,reset,qout);
    parameter N=13;
    input clky;
    input [23:0] c;
    input enC;
    input load;
    input reset;
    output [N-1:0] qout;

    reg [N-1:0] m;//取余
    reg [21:0] ql;//保存上一个状态的余数
    reg [N-1:0] qout;//这个值要设置的比理论值大一些,这样才能保证,
                     //在交流采样一个周期完成后,再产生load信号,
                     //将正确的C值载入加法计数器。

    always@(posedge load or posedge reset or posedge enC)
    begin
     if(load || enC)
     begin
         m<=(c+ql)&24'hFF;//对256取余
         ql<=m;     
         qout<=(c+ql)>>8; //右移8位完成除256的操作                      
     end
     else
        begin
            m<=0;
            ql<=0;
      qout<=13'h1FBA;
        end
    end

    endmodule

     


    /*===========================================================================*/
      Filename : ncounter.v
      Author   : wengjf 
      Description :
            模N计数器,这里是256倍频,所以当clky上升沿的累加个数达到256时将产生load
            信号,让加法计数器重新载入C的值。
      Called by   :adaptivefrequency.v
      Revision History  :
                2010-05-12       Revision 1.0
      Email    : weng.jerf@gmail.com

               Copyright(c) 2010, stelcomtech co., All right reserved
    /*============================================================================*/

    module N_Cnt(clky,reset,load);
    parameter N=8;
    input clky;
    input reset;
    output load;

    reg [N-1:0]cnt; 
    reg load;

    always @(clky)
    begin
        if(!reset)
            cnt<=0;
        else if(cnt==8'hFF)//当倍频为256外的其它值(如1024)时,需要修改这里
            cnt<=0;
        else if(clky)
            cnt<=cnt+1;
    end

    always @(clky)
    begin
        if(cnt==8'hFF)
            load<=1;
        else if((cnt>=1)&&(load==1))
            load<=0;
    end

    endmodule


    /*===========================================================================*/
      Filename :frequencydivision.v
      Author   : wengjf 
      Description :
            分频器,分频值q=C/N,这样得到的结果刚好是输入频率的256倍。
      Called by   :adaptivefrequency.v
      Revision History  :
                2010-05-12       Revision 1.0
      Email    : weng.jerf@gmail.com

               Copyright(c) 2010, stelcomtech co., All right reserved
    /*============================================================================*/

    module Freq_Div(clk,q,reset,clkout);   //分频模块
    parameter N=13;
    input clk;
    input reset;
    input [N-1:0] q;
    output clkout;
    reg clkout;  
    reg [N:0] cnt;   


    always@(posedge clk)
    begin
        if(!reset)
        begin
            clkout<=1;
            cnt<=1;
        end
        else
        begin
            if(cnt>=q)
            begin 
                clkout<=1;
                cnt<=1;
            end
      else if(cnt>=q/2)
      begin
       clkout<=0;
       cnt<=cnt+1;
      end
            else
                cnt<=cnt+1;
        end
     
    end

    endmodule

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