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源码
仿真文件
 


 在电路中，
触发器的输入与输出是有一个延迟的，并不是上升沿一来，输出端马上输出数据，这是由于触发器内部电路决定的。

 就算是最简单的非门，输入与输出也有延迟，更别说复杂的电路了。
 
下面是具体的二倍频电路（来源网络）
 
 图中=1是一个异或门
 
如果我们是理想情况下，没有任何延迟，那我们就不能利用延迟设计二倍频。
 
而功能（行为）仿真就是基于理想情况，信号在电路中传输没有任何延迟
 
所以本次设计是在时序仿真下实现的
 
选择的芯片型号是 Altera（Intel）公司的 cyclone 4 系列EP4CE10F17C8
 使用modelsim进行时序仿真
 
 
 
 
 原时钟周期20ns
 
可以看到，输出时钟的高电平持续时间为27350-25360=1990ps；低电平持续时间为35372-27350=8022ps，周期为10012ps，约等于10ns，基本实现二倍频
 
其实非门也有延迟，时序仿真中大概10ps
 
每次对程序编译后，执行的时序仿真都不太一样，有些许区别，这是因为每次布局布线都不太一样，导致时序有些区别
 
源码
 
参考：https://wenku.baidu.com/view/70330be8172ded630b1cb6fd.html
 

// 利用D触发器的输入输出延迟来达到倍频效果

module double_clk(
	input				sys_clk,
	output				d_out_n,
	output	reg			d_out = 0,	//D触发器输出端
	output				clk_out			// 输出倍频时钟

    );
    
	 
	 
    assign clk_out = sys_clk ^ d_out;
    assign d_out_n = ~d_out;	//D触发器取反
    
    always@(posedge clk_out ) begin
    	d_out <= d_out_n;
    end
    
endmodule

 
仿真文件
 
`timescale 1ns / 1ps
`define clk_period 20

module double_clk_tb();

reg				clk;

wire			clk_out;
wire			d_out;
wire			d_out_n;


	initial clk = 0;
	
	always #(`clk_period/2) clk = ~clk;
	

double_clk double_clk(
		.sys_clk		(clk),
		.d_out_n		(d_out_n), 
		.d_out		(d_out),
		.clk_out		(clk_out)
	);
	
endmodule

 
在进行时序仿真之前，一定要用quartus进行全编译，不能只综合，这样才能布局布线，才能进行时序仿真。
 用vivado的话，原理一样

常用数字二倍频电路介绍
 

 由一个同或门与一个时钟上升沿有效的D触发器（连接成翻转器）组成，其中clk_in为外部输入时钟周期信号，clk_out为二倍频输出信号。下图为其输入输出波形。
 
 在t0时刻：(稳定状态)
 clk_in为低电平，D触发器为复位状态（即Q=0、Q#=1），这样Q#与clk_in经"同或门"后为低电平（异出为0），此时为初始稳定状态，如下图所示：
 
当t1时刻到来时：（并非稳定状态）
 clk_in时钟变为高电平，此时D触发器尚未翻转，“同或门"另一输入引脚亦仍为高电平，则"同或门"输出转变为高电平（同出为"1”），同时此输出作为有效时钟上升沿触发D触发器翻转，则有Q=1、Q#=0，如下图所示：
 
当t2时刻到来：(稳定状态)
 
之后每次输入信号变化一次，则重复一次稳定状态、不稳定状态、稳定状态的变化。从D触发器翻转输出至"同或门"输出变化那一段时间，称为延时（Tdelay），在这个电路里也就是高电平宽度。在74系列逻辑器件中，这个延时值大约为几十个纳秒（ns），在可编程逻辑（FPGA/CPLD中）则只有几个纳秒，可以通过在这个延时链路上插入多个缓冲器来增加高电平的宽度（也就是占空比）。
 
Verilog HDL语言描述电路
 
 
常用方法
 
module frequency_multiplier
(
	input clk,
	 output out_clk
);
reg         temp_mul;
assign      out_clk = ~(clk ^ ~temp_mul);

always @(posedge out_clk)
begin
	temp_mul <= ~temp_mul ;
end
endmodule
 
modelsim 后仿真结果（必须用后仿真）
 
 
 
在脉冲频率不足100k（步进电机控制频率<<500k）的情况下还可以采用高频检测输入脉冲信号的上升沿和下降沿加延时5us实现倍频功能
 
module frequency_multiplier
(
	input          clk,
	 input          rst_n,
	 input          clk_in,
	output         clk_out,
	output wire pos_edge,
	output wire neg_edge,
	 output wire both_edge,
	output         ref_clk
);
assign  ref_clk = clk_in;

reg     clkin_r0, clkin_r1;                  // 状态寄存器
always @ (posedge clk or negedge rst_n)begin
	 if (!rst_n) begin
			clkin_r0 <= 1'b0;
   		 	clkin_r1 <= 1'b0;
	end
	 else begin
    		clkin_r0 <= clk_in;
    		clkin_r1 <= clkin_r0;
	end
end
wire    clkin_sign;
//wire    pos_edge,neg_edge,both_edge;

assign pos_edge  = (~clkin_r1)& ( clkin_r0);
assign neg_edge  =   clkin_r1 & (~clkin_r0);   
assign both_edge =   clkin_r1 ^   clkin_r0;  // 双边沿检测，或pos_edge|neg_edge
assign clkin_sign = ~both_edge;

reg [31:0] counter;
always @(posedge clk or negedge clkin_sign)
begin
	if (!clkin_sign)
   		 counter  <= 0;
	else if (counter >= 32'd1000)            //检测到沿后延时5us
 	   counter     <= 32'd1000;
	 else
  	  counter  <= counter + 1;
end

assign clk_out =(counter == 32'd1000)? 0 : 1;

endmodule
 

Verilog实现倍频
 
这篇博客讲怎么用D触发器和同或门组成的倍频器，并用Verilog实现验证；
 
 
1. 原理：
 
CLK时钟要想实现倍频，那么CLK每变化一次，对应的CLK_out就必须变化两次；因此采用D触发器，且CLK的上升沿，下降沿均有效，且均会引起CLK_out两次的变化；因此，需要在加入一个组合逻辑电路，CLK变化时，时序逻辑引起CLK_out从0->1,时序逻辑部分的输出作为输入，通过组合逻辑使CLK_out从1->0, 这样每次CLK变化时，CLK_out都会出现一个短时间的脉冲变化，从而达到倍频效果。
 
 
如图，手画了一下，我们将~Q与D相连，那么每次输入时钟信号时， ~Q都会翻转， ~Q和CLK通过一个同或门，输出到D触发器的时钟信号上，那么此时CLK的每次变化，都会使D触发器收到一个上升沿，而 ~Q翻转后又会将同或门的输出变回0，导致CLK每次变化都会在同或门的输出端产生一个脉冲信号，该脉冲信号是CLK的两倍。（也不知道这种电路设计出自哪儿，没找到出处）
 
2. 代码实现
 
module double_f(
input clk,
input rst,
output clk_out 
    );

reg Q;
wire XNOR_clk;
always@(posedge XNOR_clk or negedge rst)
begin
if(!rst)
Q <= 0;
else
Q <= ~Q;
end

assign XNOR_clk = Q^clk;
assign clk_out =  Q^clk; //clk_out的频率是clk的两倍

endmodule
 
3.测试(testbench)
 
module test(

    );

reg rst;
reg clk;
wire clk_out;
wire clk_;
wire rst_;
reg Q;
initial
begin
rst = 1;
clk = 0;
#5
rst = 0;
#20
rst = 1;
end    


assign clk_ = clk;
assign rst_ = rst;    
always #5 clk = ~clk;

double_f f(
.clk(clk_),
.rst(rst_),
.clk_out(clk_out) 
    );
 
 always@(posedge clk_out or negedge rst) #由于clk_out的脉冲宽度特别小，所以我们用Q来捕获它的上升沿
 begin
 if(!rst)
Q <= 0;
else
Q <= ~Q;
 end
endmodule
 
仿真波形如图所示：
 
 由于clk_out的脉冲是延时导致的，而一般FPGA的延时很短，因此clk_out的脉冲长度很短，Xilinx仿真结果不显示这么短的脉冲，为了方便观看，clk_out每经历一次上升沿，Q就改变一次，因此Q的频率是clk_out的1/2, 因此由图可知clk_out的频率是clk的两倍.