在电子电路中，产生的输出信号频率是输入信号频率的整数倍称为倍频。假设输入信号频率为n，则第一个倍频2n，相应地3n, 4n……等均称为倍频。使获得频率为原频率整数倍的方法。利用非线性器件从原频率产生多次谐波，通过带通滤波器选出所需倍数的那次谐波。在数字电路中则利用逻辑门来实现倍频。
CPU倍频
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基本定义
倍频系数是指CPU主频与外频之间的相对比例关系。最初CPU主频和系统总线速度是一样的，但CPU的速度越来越快，倍频技术也就相应产生。它的作用是使系统总线工作在相对较低的频率上，而CPU速度可以通过倍频来提升。CPU主频计算方式为：主频=外频x 倍频。倍频也就是指CPU和系统总线之间相差的倍数，当外频不变时，提高倍频，CPU主频也就越高。但实际上，在相同外频的前提下，高倍频的CPU本身意义并不大。这是因为CPU与系统之间数据传输速度是有限的，一味追求高倍频而得到高主频的CPU就会出现明显的“瓶颈”效应——CPU从系统中得到数据的极限速度不能够满足CPU运算的速度。
CPU的倍频，全称是倍频系数。CPU的核心工作频率与外频之间存在着一个比值关系，这个比值就是倍频系数，简称倍频。理论上倍频是从1.5一直到无限的，但需要注意的是，倍频是以0.5为一个间隔单位。外频与倍频相乘就是主频，所以其中任何一项提高都可以使CPU的主频上升。
历史来由
原先并没有倍频概念，CPU的主频和系统总线的速度是一样的，但CPU的速度越来越快，倍频技术也就应运而生。它可使系统总线工作在相对较低的频率上，而CPU速度可以通过倍频来无限提升。那么CPU主频的计算方式变为：主频 = 外频 x 倍频。也就是倍频是指CPU和系统总线之间相差的倍数，当外频不变时，提高倍频，CPU主频也就越高。
一个CPU默认的倍频只有一个，主板必须能支持这个倍频。因此在选购主板和CPU时必须注意这点，如果两者不匹配，系统就无法工作。此外，现在CPU的倍频很多已经被锁定，无法修改。
主要方法
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傅里叶法
这是一种最简单的模拟倍频方式，它采用了傅里叶级数。每一个周期性的信号能定义为一个基频及它的谐波部分的和。如果你变换振荡器的正弦波输出为方波，那么你能用下面的关系式：
下一步你必须选择这正确的次谐波。你用一个带通滤波器去衰减其它部分来选择要的部分
注意：此法仅适用于低频。
锁相环法
这是一种最简单的倍频方法。在这个方法中，输出频率不是直接是基准频率的倍频，但出
于一个电压控制的独立振荡器，它是通过一个相位比较器与基准频率同步。要被比较的频率是输出频率除以倍频因子n。
由于频率分割，压控振荡器（VCO）必须产生乘以 n的倍频。分割后进入反馈回路，使在比较器输入端有相同的频率。
注意：在大的频率范围内容易实现。由于反馈回路及比较器的延迟引起频率抖动会降低锁相质量。.
参量法
Fordahl 开发了一个新的倍频模拟方法，该方法采用了基于在半导体之间给出的参数转移实
现乘法功能的硬件，在其输出端具有一个次谐波衰减可选择的倍频系数。一个输出带通滤波器加以改善次谐波的衰减。由于模拟倍频类型，其频率n×Fref 的频谱纯度改善了，并且相位噪声及抖动降低了。
注意：在低频及高频时都能很好工作。
激光自倍频晶体
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激光晶体和非线性光学晶体是两类不同功能的晶体： 激光晶体是指以晶体为基质， 通过分立的发光中心（ 通常是稀土或过渡金属离子） 吸收泵浦光能量并将其转化为激光输出的发光材料； 而非线性光学晶体是利用光波通过介质时极化的非线性响应对光波反作用， 形成在和频、 差频等处谐波发生（ 非线性效应） 的晶体材料。 具有二次谐波发生（ SHG） 效应， 即倍频效应的晶体成为倍频晶体。 
激光晶体由基质晶体和激活离子两部分组成。基质晶体为激活离子提供适当的晶体场位置， 利于其产生辐射。 基质晶体不决定激射特征， 对于激光起振阈值和效率有影响； 激活离子在基质中形成适当振荡能级， 在有外来能量激发时， 通过受激辐射产生激光。 激光晶体产生的激光波长决定于激活离子发射谱带及其振荡能级。 
一种优良的激光晶体， 需要激活离子和基质晶体的特性有良好的匹配。 总体来说， 要求优良的激光晶体有以下特点：
1. 良好的激光性能： 为获得低的阈值和高效激光输出能量， 要求晶体在泵浦光源辐射主要波段有强的有效吸收， 而在激光发射波段则应无光吸收。 要有高的荧光辐射量子效率， 适当的荧光寿命和受激发射截面， 而晶体内部损耗要小。 
2. 优良的光学均匀性： 要求激光晶体内部均匀，无杂质气泡、 无生长条纹和应力等缺陷， 折射率梯度小， 激活离子分布均匀。 而且， 要求晶体具有良好的动态光学均匀性， 即要求晶体在激光作用下， 不因热或其他作用， 如磁场作用而破坏晶体的静态光学均匀性。 
3. 优良的热稳定性： 要求晶体的热导率高， 晶体的热膨胀及热膨胀的各向异性小。 同时， 要求晶体有高的抗光损伤阈值。
4. 良好的机械性质和化学稳定性： 要求晶体的化学价态、 组成和结构稳定， 有良好的光照稳定性， 硬度适当， 机械加工和抛光性能好， 不解理， 不吸潮等。 
5. 易于生长一定尺寸可供应用的晶体。当然， 要获得符合以上所有要求的激光晶体是困难的， 必须按照激光器的实际要求， 选择主要条件相符的材料， 针对其弱点进行研究， 同时探索新的晶体材料。 目前常用的Nd:YAG和Nd:YVO4等晶体就与相应的激光器要求符合得很好， 这正是激光产业发展的基础。 
非线性光学晶体将一种波长激光通过非线性效应进行频率转换， 一种优良的非线性光学晶体， 应具有以下基本特性：1. 晶体的非线性光学系数要大， 有效非线性光学系数大则更好。2. 透过波段宽， 特别是在所需波段有很好的透过性， 在基频和倍频等波段没有吸收峰。3. 晶体双折射适当， 能够实现相关匹配， 最好能够实现90◦非临界相位匹配。4.抗光损伤阈值要高； 晶体有良好的热性质， 对于温度变化所造成的影响要小。5. 晶体有良好的物理化学稳定性， 不潮解， 无明显完全解理面。6. 晶体硬度适中， 易于加工， 包括切割不脆裂， 易于研磨抛光等。7. 可以选用适当的方法生长出满足相关应用要求尺寸和质量的晶体， 可以生长大尺寸晶体则更为理想 
此外， 还希望所生长晶体成本低， 所用原料及残留物对环境和人体无害等。 但是， 实际上完全符合上述各种要求的晶体几乎不存在。 在选用晶体时， 应该对晶体的性能作综合评价和分析， 主要考虑应用所需要的基本要求， 兼顾其他要求。同时具有激光和倍频效应的晶体称为激光自倍频晶体
激光自倍频晶体具有激光和非线性两种功能，但绝不能将其看成是激光晶体和非线性晶体的简单叠加。 在考虑对激光自倍频晶体的基本要求时， 必须考虑其激光特性和非线性特性， 特别要考虑激光和非线性特性的耦合和匹配， 同时更兼顾对于功能晶体的基本要求， 综合以上考虑， 一种优良的激光自倍频晶体应具有以下基本特性：1. 晶体具有良好的荧光和激光特性： 晶体具有与泵浦光源相匹配的吸收谱带， 有适当大的吸收和发射截面， 适当的荧光寿命， 有强的荧光辐射量子效率； 上能级（ 激发态） 吸收小， 同时要求在基频和倍频输出波段没有显著吸收。2. 有适当的非线性光学系数， 对于低对称晶体，则要注意在位相匹配方向上吸收和发射波束的偏振性。3. 晶体双折射适当， 能实现位相匹配， 可实现非临界相位匹配更佳。4. 晶体具有优良的光学均匀性， 激活离子分布均匀。5. 具有优良的热导和热稳定性， 有高的抗光伤阈值。6. 晶体具有良好的物理化学稳定性， 不潮解； 硬度适中， 易于加工。7. 可选用适当方法生长可用尺寸和质量晶体。在激光自倍频晶体中， 更加重要的是其激光特性和非线性效应的匹配。 晶体的激光增益与其激活离子浓度， 光谱参数及基质特性相关， 而非线性性质与晶体相位匹配方向、 有效非线性系数、 晶体长度及走离角等相关。 对于激光自倍频晶体而言， 要达到最好的效果， 就必须要求晶体的激光增益与其倍频转换效率相匹配。 在具体设计激光自倍频器件时，要综合各种因素， 寻求最优设计。 同时， 由于在同一晶体中基频激光运转和倍频激光运转同时进行， 激活离子的无辐射跃迁， 基质对泵浦光的吸收及倍频转换中均产生热量， 在激光自倍频晶体中， 对晶体的热效应及热管理（ 或称热工程） 提出了更高的要求，从而对激光自倍频晶体的抗光损伤阈值也有更高的要求
综上所述， 我们可以清楚地了解到对激光自倍频晶体的要求高于单一激光或非线性光学晶体。 因此尽管自上世纪六十年代激光器发明以来， 激光晶体和非线性光学晶体获得长足的发展， 而激光自倍频晶体的发展远远落后于这两类晶体的进步

分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。
1 整数分频器的设计
1.1 偶数倍分频
偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N／2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。图1所示是占空比为1：1的36分频的仿真波形图。
1.2 奇数倍分频
奇数倍分频有两种实现方法，其中之一完全可以通过计数器来实现，如进行三分频，就可通过待分频时钟上升沿触发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。这样，就在计数值邻近的1和2进行了两次翻转。如此便实现了三分频，其占空比为1／3或2／3。
占空比1／15的15分频设计的主要代码如下：
如果要实现占空比为50％的三分频时钟，则可通过待分频时钟下降沿触发计数，并以和上升沿同样的方法计数进行三分频，然后对下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。即可得到占空比为50％的三分频时钟这是奇数分频的第三种方法。这种方法可以实现任意的奇数分频。如将其归类为一般的方法：对于实现占空比为50％的N倍奇数分频，首先要进行上升沿触发以进行模N计数，计数选定到某一个值再进行输出时钟翻转，然后过(N-1)／2再次进行翻转，就可得到一个占空比非50％的奇数n分频时钟。再同时进行下降沿触发的模N计数，当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同样，经过(N-1)／2时，输出时钟再次翻转以生成占空比非50％的奇数n分频时钟。将这两个占空比非50％的n分频时钟相或运算，就可以得到占空比为50％的奇数n分频时钟。图2所示是占空比为1：1的3分频电路原理图。图3为其仿真波形。
2 半整数分频器设计
进行n+0.5分频一般需要对输入时钟先进行操作。其基本设计思想是：首先进行模n的计数，在计数到n-1时，将输出时钟赋为'1'，而当回到计数0时，又赋为0，这样，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即可实现n+0.5分频时钟。因此，保持n-1为半个时钟周期即是该设计的关键。从中可以发现，因为计数器是通过时钟上升沿计数，故可在计数为n-1时对计数触发时钟进行翻转，那么，时钟的下降沿就变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，也就是说，计数值n-1只保持了半个时钟周期。由于时钟翻转下降沿变成上升沿，因此，计数值变为0。所以，每产生一个n+0.5分频时钟的周期，触发时钟都要翻转一次。图4给出了通用的半整数分频器的电路原理图。
图5所示是一个分频系数为2.5的分频器电路，该电路是用FPGA来设计半整数分频器的。它由模3计数器、异或门和D触发器组成。图6是其仿真波形图。
3 任意整数带小数分频
任意整数带小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。若设计一个分频系数为10.1的分频器，即可以将分频器设计成9次10分频和1次11分频，这样，总的分频值为：
F=(9×10+1×11)／(9+1)=10.1
从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大。当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。一般而言，这种分频由于分频输出的时钟脉冲抖动很大，故在设计中的使用已经非常少。但是，这也是可以实现的。
4 结束语
利用本文介绍的方法可在对时钟要求比较严格的FPGA系统中，用FPGA内嵌的锁相环资源来实现分频。该设计方法简单方便、节约资源、可移置性强、便于系统升级，因此，在时钟要求不太严格的系统中应用非常广泛，同时在以后的FPGA设计发展中也有很大的应用空间。

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：
第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：
首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。
如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。
另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法
第三，小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次.
 
 
奇数倍分频的方法：(以5分频为例)


(n=N-1),图中，COUNT0采用上沿计数，COUNT1采用下沿计数，DIV0和DIV1是分别是上沿触发器和下沿触发器的输出，计数为0~（n/2-1）时DIV0、DIV1<='1' 此处为0~1，计数为n/2~（n-1）时DIV0、DIV1<='0'此处为2~4，DIV5_CLK是DIV0和DIV1的或门输出。
在使用该电路时，需要注意：
（1）DIV0和DIV1到DIV5_CLK的约束要严，越快越好。不然，无法保证1:1的占空比。
（2）MCLK频率要求较高，尽量不要出现窄脉冲，尤其是在高频电路里。
（3）COUNT1可有可无，视时钟频率高低而定。频率越高，COUNT1越需要。
 
奇数倍分频（5分频）的方法：   
`timescale 1ns / 1ps
 
module div(MCLK,DIV5_CLK,DIV0,DIV1,COUNT0);
 
input  MCLK;                 //时钟输入
 
output DIV5_CLK;             //5分频输出
output DIV0,DIV1;             //(N-1)/2分频输出
reg DIV0;
reg DIV1;
 
parameter N = 5;                 // 设置分频数N(奇数)
parameter M = 2;                 // (N-1)/2
 
output [2:0]COUNT0;              //计数器计数寄存器
reg[2:0] COUNT0;
reg[2:0] COUNT1;
 
always@(posedge MCLK)          //MCLK上升沿分频
    begin
           if(COUNT0==2)
         begin
           DIV0=0;
         end
       else if(COUNT0==5)
          begin
                    COUNT0=0;
            DIV0=1;
          end
                     COUNT0=COUNT0+1;
    end
 
always@(negedge MCLK)         //MCLK下降沿分频
    begin
           if(COUNT1==2)
         begin
           DIV1=0;
         end
       else if(COUNT1==5)
         begin
            DIV1=1;
            COUNT1=0;
         end
                     COUNT1=COUNT1+1;
    end
 
assign DIV5_CLK=DIV0|DIV1;     //两路(N-1)/2分频输出相或
 
endmodule
 
 
Post-Route Simulation仿真输出：
 


 
   当要去其他奇数分频数时，可以改变N、M的值
parameter N = 5;                 // 设置分频数N(奇数)
parameter M = 2;                 // (N-1)/2
 
为了方便观察，增加DIV0、DIV1两个输出信号，波形仿真如下：
 
 

 
   我在编写程序的时候，开始的时候always里写成了非阻塞赋值了，仿真结果错误，错误程序如下：
 
always@(posedge MCLK)          //MCLK上升沿分频
    begin
           if(COUNT0==M)
         begin
           DIV0<=0;
         end
       else if(COUNT0==N)
          begin
                    COUNT0<=0;
             DIV0<=1;
          end
                     COUNT0<=COUNT0+1;
    end
 
仿真波形如下：

 
 
 
可以看到计数器COUNT0根本没有在COUNT0==5的时候归零，这是为什么呢？这是由于我没有很好理解非阻塞和阻塞赋值的区别，这里用到非阻塞，导致if里面的幅值与COUNT0<=COUNT0+1是同时进行的，也就是说当COUNT==5时，理应COUNT归零，当这时COUNT0<=COUNT0+1，COUNT0==6，if也就无效了。所以要注意非阻塞与阻塞赋值的差别：（可参考我转载的另两篇博文）
Verilog 非阻塞赋值的仿真/综合问题（一）
Verilog 非阻塞赋值的仿真/综合问题（二）
 
也可以改成
 
always@(posedge MCLK)
    begin
           if(COUNT0==1)
         begin
                        DIV0<=0;
                            COUNT0<=COUNT0+1;
         end
       else if(COUNT0==4)
          begin
                    COUNT0<=0;
            DIV0<=1;
          end
               else COUNT0<=COUNT0+1;
        end
 
always@(negedge MCLK)
    begin
           if(COUNT1==1)
         begin
                        DIV1<=0;
                            COUNT1<=COUNT1+1;
         end
       else if(COUNT1==4)
          begin
                    COUNT1<=0;
            DIV1<=1;
          end
               else COUNT1<=COUNT1+1;
        end
 
assign DIV5_CLK=DIV0|DIV1;
 
Post-Route Simulation仿真输出：

 


奇数倍分频（Verilog）

FPGA的倍频用代码来实现比较复杂，简单的方法就是使用PLL核。

PLL全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比等功能。

打开工程FreDivDou，



点击PROJECT MANAGER中的IP Catalog，



在IP Catalog的Search中输入clock，双击下面出现的FPGA Feathers and

Design——Clocking——Clocking Wizard，



在Clocking Options界面内，Primitive中选择PLL，Input Clock Information中将Primary的Input Frequency改为50MHz，点击OK，



在Output Clocks界面中，将clk_out1的Output Freq改为100MHz（50Mhz的2倍频），将clk_out2的Output

Freq改为150MHz（50Mhz的3倍频），点击OK，



点击OK，



点击Generate，生成PLL的ip核clk_wiz_0，



双击Sources——IP Sources——clk_wiz_0——Instantiation Template——clk_wiz_0.veo，在clk_wiz_0.veo中

显示该IP核的实例化模板。



在FreDivDou.v中继续添加verilog代码，

 

moduleFreDivDou(

input  clk_i,

input  rst_n_i,

 

outputdiv2_o,

outputdiv3_o,

outputdiv4_o,

outputdou2_o,

outputdou3_o

);

 

 wire locked;

  clk_wiz_0 instance_name

   (

    // Clock out ports

    .clk_out1(dou2_o),     // output clk_out1

    .clk_out2(dou3_o),     // output clk_out2

    // Status and control signals

    .reset(~rst_n_i), // input reset，这里要加上取反负号，是因为生成PLL时，默//认选择的是高电平有效，而在本电路中，初始上电时rst_n_i为低电平，之后一直保持

//低电平

    .locked(locked),       // output locked

   // Clock in ports

    .clk_in1(clk_i));      // input clk_in1

Endmodule

 

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