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  • 本文利用具有并行逻辑运算的DNA自组装实现了半加法器和半减法器的实现,其方式与通用计算机可以在各种应用中采用简单逻辑电路的方式非常相似。 我们在此描述的DNA自组装从根本上说是简单的例子,但似乎有可能扩展更...
  • 并行加法器中全加器位数与操作数相同,影响速度(延时)主要因素是进位信号传递。主要高速加法器【1】有基本上都是在超前进位加法器(CLA)基础上进行改进或混合进位。而在结构方面,行波进位加法器是最...

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    功能特性

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    设计思路

    基于一位全加器,设计32位并行加法器。并行加法器中全加器的位数与操作数相同,影响速度(延时)的主要因素是进位信号的传递。主要的高速加法器【1】有基本上都是在超前进位加法器(CLA)的基础上进行改进或混合进位。而在结构方面,行波进位加法器是最简单的整数加法器。其基本原理如下图所示:

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    通过在模块输入端口添加操作符(表示加法或减法),符号标识(表示有符号或无符号操作),可以实现有符号、无符号定点数的加减法及求补运算。

    Verilog编码

    一位全加器门级描述

    module 

    32位加减法器:

    module 

    RTL仿真

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    无(有)符号加(减)法

    v2-98f4babbb049fe629ec5db606686663f_b.jpg
    求补运算

    测试代码

    `timescale 

    综合报告

    综合工艺:SMIC180nm

    综合工具:Design Compiler

    v2-f69c842486aa814716987c34b4740ddf_b.jpg
    32位加减法器原理图

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    一位全加器原理图

    面积报告

    v2-da29ec7a9c881750a543fb5e62e462f8_b.jpg

    时延报告

    v2-b97a78fc5f4e3251eb9423364177f660_b.jpg

    功耗报告

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    参考资料

    卷二 第一章 加法器_sankong333_新浪博客blog.sina.com.cn
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  • 基本算逻运算部件——全加器 输入端3个:Ai,Bi——本位...并行加法器则由多个全加器组成,其位数多少取决于机器字长,数据各位同时运算。串行加法器:•并行加法器可同时对数据各位相加,但存在着一个加...
    1. 基本的算逻运算部件——全加器

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    输入端3个:Ai,Bi——本位操作数 Ci-1——低位来的进位 输出端2个:Si——本位和 Ci——本位向高位的进位

    2.串行加法器与并行加法器

    加法器有串行和并行之分。

    串行加法器中,只有一个全加器,数据逐位串行送入加法器进行运算;并行加法器则由多个全加器组成,其位数的多少取决于机器的字长,数据的各位同时运算。

    串行加法器:

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    •并行加法器可同时对数据的各位相加,但存在着一个加法的最长运算时间问题。这是因为虽然操作数的各位是同时提供的,但低位运算所产生的进位会影响高位的运算结果。

    •,而每个全加器并行加法器的最长运算时间主要是由进位信号的传递时间决定的本身的求和延迟只是次要因素。

    提高并行加法器速度的关键是尽量加快进位产生和传递的速度

    并行加法器:

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    进位的产生和传递:

    并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。每一位的进位表达式为:

    Ci=AiBi+(Ai⊕Bi)Ci-1

    ∴进位表达式 Ci=Gi+PiCi-1

    其中:Gi=AiBi为进位产生函数

    Pi=Ai⊕Bi为进位传递函数

    (1)串行进位链

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    其中:C1=G1+P1C0

    C2=G2+P2C1

    Cn=Gn+PnCn-1

    分析:

    串行进位的并行加法器的总延迟时间与字长成正比,字长越长,总延迟时间就越长。
    假定,将一级“与门”、“或门”的延迟时间定为ty,从上述公式中可看出,每一级全加器的进位延迟时间为2ty。
    在字长为n位的情况下,若不考虑Gi、Pi的形成时间,从C0→Cn的最长延迟时间为2nty(设C0为加法器最低位的进位输入,Cn为加法器最高位的进位输出)

    (2)并行进位链

    并行进位又叫先行进位、同时进位,其特点是各级进位信号同时形成。

    C1=G1+PC0

    C2=G2+P2C1=G2+P2G1+P2P1C0

    C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0

    C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1

    +P4P3P2P1C0

    分析:

    这种进位方式是快速的,若不考虑Gi、Pi的形成时间,从C0→Cn的最长延迟时间仅为2ty,而与字长无关。
    但是随着加法器位数的增加,Ci的逻辑表达式会变得越来越长,输入变量会越来越多,这会使电路结构变得很复杂,所以完全采用并行进位是不现实的

    3)实际应用的并行加法器加速进位方式

    单级先行进位方式(组内并行、组间串行)

    以16位加法器为例,可分为4组,每组4位。第一小组组内的进位逻辑函数C1、C2、C3、C4的表达式与前述相同,它们是同时产生的,实现上述进位逻辑函数的电路称之为4位先行进位电路CLA,其延迟时间是2ty。
    利用这种4位的CLA电路以及进位产生/传递电路和求和电路可以构成4位的CLA加法器。用4个这样的CLA加法器,很容易构成16位的单级先行进位加法器。

    16位单级先行进位加法器

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    16位单级先行进位时间图

    ②多级先行进位方式(组内并行、组间并行)

    仍以字长为16位的加法器作为例子,分析两级先行进位加法器的设计方法。

    第一小组的进位输出C4可以变成两个与项相或:

    C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 = G1*+P1*C0

    其中:G1*=G4+P4G3+P4P3G2+P4P3P2G1

    P1*=P4P3P2P1

    Gi*称为组进位产生函数

    Pi*称为组进位传递函数

    依次类推,可以得到:
    C8=G2*+P2*C4=G2*+P2*G1*+P2*P1*C0
    C12=G3*+P3*G2+P3*P2*G1*+P3*P2*P1*C0
    C16=G4*+P4*G3*+P4*P3*G2*+P4*P3*P2*G1* +P4*P3*P2*P1*C0

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    16位两级先行进位加法器

    成组先行进位电路BCLA,其延迟时间是2ty。

    利用这种4位的BCLA电路以及进位产生/传递电路和求和电路可以构成4位的BCLA加法器。16位的两级先行进位加法器可由4个BCLA加法器和1个CLA电路组成。

    进位产生和传递过程分3步

    (1)若不考虑Gi、Pi的形成时间,C0经过2ty产生第一小组的C1、C2、C3及所有组进位产生函数Gi*和组进位传递函数Pi*;
    (2)再经过2ty,由CLA电路产生C4、C8、C12、C16;
    (3)再经过2ty后,才能产生第二、三、四小组内的C5~C7、C9~C11、C13~C15。

    此时加法器的最长进位延迟时间是6ty。

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    16位两级先行进位时间图
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  • 算术运算:加、减、乘、除等逻辑运算:与、或、非、异或等辅助功能:移位、求补等数字电路逻辑符号表达电路符号算术单元算术单元,它主要负责计算机里所有数字操作,比如加减法,自增自减等。接下来,使用最简单...

    812b4d4990a4fff7a00407c4542d1e15.png

    ALU-arithmetic and logic unit 算术逻辑单元,简称ALU,是计算机的数学大脑,也就是计算机里负责运算的组件。

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    算术运算:加、减、乘、除等

    逻辑运算:与、或、非、异或等

    辅助功能:移位、求补等

    数字电路的逻辑符号表达

    49ee5e189db3d1ba434a98fff577b88f.png

    电路符号

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    算术单元

    算术单元,它主要负责计算机里的所有数字操作,比如加减法,自增自减等。接下来,使用最简单的加法电路,即两个bit相加,bit是0或者1,来看看它是怎么设计与运行的。

    二进制加法

    一位的二进制加法非常简单,因为只有四种情况

    0+0=0 进位0

    0+1=1 进位0

    1+0=1 进位0

    1+1=0 进位1

    二进位的四则运算与十进位的四则运算,唯一要注意的就是以二进位表示的数字,每位数都只能是0或1;就像以十进位表示的数,每位数只能是0, 1, 2,…, 8, 9其中的一個数。

    二进位的加法中,若遇到1 + 1的情形,就进“進位”。以下是一个简单的例子:11 + 101 = 1000 (3 + 5 = 8)

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    加法运算的基本规则:

    逢二进一

    和的最低位是两个数最低位的相加,不需考虑进位。

    其余各位都是三个数相加,包括加数、被加数和低位来的进位。

    任何位相加都产生两个结果:本位和、向高位的进位。

    半加器

    半加器可以实现两个1位的二进制数字相加,并且输出结果和进位。它的真值表根据上面的二进制加法表就可以得到。

    输出和(F) A和B一个为0 一个为1的时候输出1 两个0或两个1输出0 因此 可以用异或门连接。而进位 只有AB均为1的时候进位输出1 进位Cout = AB 用与门连接。

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    全加器

    全加器在半加器的基础上 增加了进位 它输入三个数字 两个加数 和 一个进位 Cin

    输出结果 和 进位

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    串行加法器

    将四个全加器 每一个的仅为输出连接到下一个的进位输入 就可以构成一个4位串行加法器了,这样构成的加法器连接起来很简单,但是也有不足:每一个全加器计算的时候必须等待它的进位输入产生后才能计算,所以四个全加器并不是同时进行计算的,而是一个一个的串行计算。这样会造成较大的延迟。

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    例如求 (1101)2 + (0110)2,答案应该为和为 (0011)2,进位为1.可以用4个全加器构成4-bit全加器来实现,如图显而易见,这个图可以推广,所以这样就能得到32-bit的加法器。

    并行加法器又叫超前进位加法器(摘自《verilog数字系统设计教程(第二版)》夏宇闻)

    需要注意的是:

    并行加法器即超前进位加法器是通过推导逻辑运算,提前知道各个位的进位数字,如下公式就是推倒的各位的进位结果。串行加法器是通过我们电路连接一眼就可以看出来的设计,没有经过逻辑推导运算

    并行进位公式:

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  • 基本算逻运算部件——全加器 输入端3个:Ai,Bi——本位...并行加法器则由多个全加器组成,其位数多少取决于机器字长,数据各位同时运算。串行加法器:•并行加法器可同时对数据各位相加,但存在着一个加...
    1. 基本的算逻运算部件——全加器

    f134a9667e5a9465ea8acbda808e1da9.png
    输入端3个:Ai,Bi——本位操作数 Ci-1——低位来的进位 输出端2个:Si——本位和 Ci——本位向高位的进位

    2.串行加法器与并行加法器

    加法器有串行和并行之分。

    串行加法器中,只有一个全加器,数据逐位串行送入加法器进行运算;并行加法器则由多个全加器组成,其位数的多少取决于机器的字长,数据的各位同时运算。

    串行加法器:

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    •并行加法器可同时对数据的各位相加,但存在着一个加法的最长运算时间问题。这是因为虽然操作数的各位是同时提供的,但低位运算所产生的进位会影响高位的运算结果。

    •,而每个全加器并行加法器的最长运算时间主要是由进位信号的传递时间决定的本身的求和延迟只是次要因素。

    提高并行加法器速度的关键是尽量加快进位产生和传递的速度

    并行加法器:

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    进位的产生和传递:

    并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。每一位的进位表达式为:

    Ci=AiBi+(Ai⊕Bi)Ci-1

    ∴进位表达式 Ci=Gi+PiCi-1

    其中:Gi=AiBi为进位产生函数

    Pi=Ai⊕Bi为进位传递函数

    (1)串行进位链

    f62b8a41e2951cfdd67d08c235f9df91.png

    其中:C1=G1+P1C0

    C2=G2+P2C1

    Cn=Gn+PnCn-1

    分析:

    串行进位的并行加法器的总延迟时间与字长成正比,字长越长,总延迟时间就越长。
    假定,将一级“与门”、“或门”的延迟时间定为ty,从上述公式中可看出,每一级全加器的进位延迟时间为2ty。
    在字长为n位的情况下,若不考虑Gi、Pi的形成时间,从C0→Cn的最长延迟时间为2nty(设C0为加法器最低位的进位输入,Cn为加法器最高位的进位输出)

    (2)并行进位链

    并行进位又叫先行进位、同时进位,其特点是各级进位信号同时形成。

    C1=G1+PC0

    C2=G2+P2C1=G2+P2G1+P2P1C0

    C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0

    C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1

    +P4P3P2P1C0

    分析:

    这种进位方式是快速的,若不考虑Gi、Pi的形成时间,从C0→Cn的最长延迟时间仅为2ty,而与字长无关。
    但是随着加法器位数的增加,Ci的逻辑表达式会变得越来越长,输入变量会越来越多,这会使电路结构变得很复杂,所以完全采用并行进位是不现实的

    3)实际应用的并行加法器加速进位方式

    单级先行进位方式(组内并行、组间串行)

    以16位加法器为例,可分为4组,每组4位。第一小组组内的进位逻辑函数C1、C2、C3、C4的表达式与前述相同,它们是同时产生的,实现上述进位逻辑函数的电路称之为4位先行进位电路CLA,其延迟时间是2ty。
    利用这种4位的CLA电路以及进位产生/传递电路和求和电路可以构成4位的CLA加法器。用4个这样的CLA加法器,很容易构成16位的单级先行进位加法器。

    16位单级先行进位加法器

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    16位单级先行进位时间图

    ②多级先行进位方式(组内并行、组间并行)

    仍以字长为16位的加法器作为例子,分析两级先行进位加法器的设计方法。

    第一小组的进位输出C4可以变成两个与项相或:

    C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 = G1*+P1*C0

    其中:G1*=G4+P4G3+P4P3G2+P4P3P2G1

    P1*=P4P3P2P1

    Gi*称为组进位产生函数

    Pi*称为组进位传递函数

    依次类推,可以得到:
    C8=G2*+P2*C4=G2*+P2*G1*+P2*P1*C0
    C12=G3*+P3*G2+P3*P2*G1*+P3*P2*P1*C0
    C16=G4*+P4*G3*+P4*P3*G2*+P4*P3*P2*G1* +P4*P3*P2*P1*C0

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    16位两级先行进位加法器

    成组先行进位电路BCLA,其延迟时间是2ty。

    利用这种4位的BCLA电路以及进位产生/传递电路和求和电路可以构成4位的BCLA加法器。16位的两级先行进位加法器可由4个BCLA加法器和1个CLA电路组成。

    进位产生和传递过程分3步

    (1)若不考虑Gi、Pi的形成时间,C0经过2ty产生第一小组的C1、C2、C3及所有组进位产生函数Gi*和组进位传递函数Pi*;
    (2)再经过2ty,由CLA电路产生C4、C8、C12、C16;
    (3)再经过2ty后,才能产生第二、三、四小组内的C5~C7、C9~C11、C13~C15。

    此时加法器的最长进位延迟时间是6ty。

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    16位两级先行进位时间图
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  • 浮点运算(浮点运算):两个浮点数一个加法减法、乘法或除法。 估计算法复杂性:将flop数表示为问题维数(多项式)函数,并通过只保留前导项 不是计算时间准确预测,支持读写,并行计算 是近似估计 ...
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  • 数字逻辑实验指导书

    2018-11-27 21:45:47
    (六) 思考题:用可编程逻辑器件开发工具MAX+plus II对ACEX编程,设计实现四位二进制并行加法器。 (七) 思考题:用可编程逻辑器件开发工具MAX+plus II对ACEX编程,设计实现四位二进制减法器。 实验五 编码...
  • 5.1.1 串行通信与并行通信概念 5.1.2 全双工、半双工和单工 5.1.3 同步通信和异步通信 5.1.4 串行通信物理标准RS–232-C标准 §5.2 可编程串行通信接口8251A 5.2.1 8251A性能 5.2.2 825lA编程结构和...
  • 从零开始过网工Day 6

    2020-10-24 20:15:05
    计算机硬件基础 计算机组成: ... 反码:正数相同,负数反码符号位为1,其余取反(反码符号位能直接参与计算,减法也可转换为加法计算) 补码:正数相同,负数反码+1,这个加1就是补(数据常使用补码表示).
  • 1.5.4 乘法器/加法器单元32 1.5.5 比较、选择和存储单元33 1.5.6 指数编码器34 1.5.7 CPU状态和控制寄存器34 1.6 数据寻址方式39 1.6.1 立即寻址41 1.6.2 绝对寻址41 1.6.3 累加器寻址41 1.6.4 直接寻址42 1.6.5 ...

空空如也

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并行加法器的减法