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  • 并行转串行 串行转并行输出模块

    千次阅读 2018-12-28 17:50:02
    并行转串行 串行转并行输出模块 夏宇闻Verilog 第15章学习笔记 通信协议:scl为高,sda由高跳变低,start;scl为高,sda由低跳变为高,stop;scl为低,sda数据位才能变化 两个模块ptosda和out16hi,将ptosda并转串...

    并行转串行 串行转并行输出模块

    夏宇闻Verilog 第15章学习笔记

    • 通信协议:scl为高,sda由高跳变低,start;scl为高,sda由低跳变为高,stop;scl为低,sda数据位才能变化
    • 两个模块ptosda和out16hi,将ptosda并转串模块的串行输出给out16hi串转并模块,输出对应的高位电平

    代码如下

    //************************并行数据转一种特殊串行数据流********************************
    //模块名称:M1 转换模块
    //说明:data用scl和sda传输,sclk为输入时钟,data[3:0]数据流,ack为请求发送数据
    //**********************************************************************************
    
    module ptosda(rst_n,sclk,ack,scl,sda,data);
    
    input rst_n,sclk;
    input[3:0] data;
    output scl,sda,ack;
    
    reg scl,link_sda,ack,sda_buf;              //ack ask for new data
    reg[3:0] data_buf;
    reg[7:0] state;
    
    assign sda=link_sda?sda_buf:1'b0;             //link_sda控制sda_buf输出到串行总线上
    
    parameter Ready=8'b00000000,
              Start=8'b00000001,
    		   bit1=8'b00000010,
    		   bit2=8'b00000100,
               bit3=8'b00001000,
               bit4=8'b00010000,
               bit5=8'b00100000,
               Stop=8'b01000000,
               Idle=8'b10000000;
    
    always@(posedge sclk or negedge rst_n)begin      //sclk产生scl为sclk的2T
     if(!rst_n)begin
      scl<=1;
     end
     else begin
      scl<=~scl;
     end
    end
    
    always@(posedge ack)begin	   //请求新数据时存入并行主线的数据	   
     data_buf<=data;
    end
    //******************主状态机:产生控制信号,根据data_buf中的数据,按照协议产生串行信号
    always@(negedge sclk or negedge rst_n)begin
     if(!rst_n)begin
      link_sda<=0;          //sda_buf与sda串行总线断开 
      state<=Ready;
      sda_buf<=1;
      ack<=0;
     end
     else begin
      case(state)
       Ready:begin
              if(ack)begin            //并行数据已经到达
      		   link_sda<=1;
               state<=Start;		  
    		  end
    		  else begin
    		   link_sda<=0;
    		   state<=Ready;
    		   ack<=1;
    		   //sda_buf<=1;
    		  end
    		 end
       Start:begin
              if(scl && ack)begin       //产生sda开始的信号  (开始是scl为高,sda由高变低)
               sda_buf<=0;
    		   state<=bit1;
    		  end
    		  else state<=Start;
             end
    	bit1:begin
    	      if(!scl)begin
    		   sda_buf<=data_buf[3];
    		   state<=bit2;
    		  end
    		  else state<=bit1;
    		 end
        bit2:begin
    	      if(!scl)begin
    		   sda_buf<=data_buf[2];
    		   state<=bit3;
    		  end
    		  else state<=bit2;
    		 end
    	bit3:begin
    	      if(!scl)begin
    		   sda_buf<=data_buf[1];
    		   state<=bit4;
    		  end
    		  else state<=bit3;
    		 end
    	bit4:begin
    	      if(!scl)begin
    		   sda_buf<=data_buf[0];
    		   state<=bit5;
    		  end
    		  else state<=bit4;
    		 end
    	bit5:begin
    	      if(!scl)begin
    		   sda_buf<=0;             //为产生结束信号做准备,先把sda变低
    		   state<=Stop;
    		  end
    		  else state<=bit5;
    		 end
    	Stop:begin
    	      if(scl)begin
    		   sda_buf<=1;
    		   state<=Idle;
    		  end
    		  else state<=Stop;
    		 end
    	Idle:begin
    	      link_sda<=0;
    		  state<=Ready;
    		 end
    	default:begin
    	         link_sda<=0;
    			 sda_buf<=1;
    			 state<=Ready;
    			end
      endcase	
     end
    end
    
    endmodule
    
    //*******************************************//
    //模块功能:接收串行数据,按照数据值在相应位输出高电平
    //可综合
    //***************************************************
    
    module out16hi(scl,sda,outhigh);
    
    input scl,sda;           //串行数据输入
    output reg[3:0] outhigh;
    reg[5:0] mstate /*synthesis preserve*/;
    
    reg[3:0] pdata,pdatabuf;  //记录串行数据位时候,用寄存器和最终数据寄存器;
    reg Startflag,Endflag;
    
    always@(negedge sda)begin
     if(scl)begin
      Startflag<=1;
     end
     else if(Endflag)begin
      Startflag<=0; 
     end
    end
    
    always@(posedge sda)begin
     if(scl)begin
      Endflag<=1;
      pdatabuf<=pdata;          //把收到的四位数据存入寄存器
     end
     else Endflag<=0;
    end
    
    parameter Ready=6'b000000,
              sbit0=6'b000001,
    		  sbit1=6'b000010,
    		  sbit2=6'b000100,
    		  sbit3=6'b001000,
    		  sbit4=6'b010000;
    
    always@(pdatabuf)begin         //把收到的数据变为相应高电平
     case(pdatabuf)
      4'b0001: outhigh=16'b0000_0000_0000_0001;
      4'b0010: outhigh=16'b0000_0000_0000_0010;
      4'b0011: outhigh=16'b0000_0000_0000_0100;
      4'b0100: outhigh=16'b0000_0000_0000_1000;
      4'b0101: outhigh=16'b0000_0000_0001_0000;
      4'b0110: outhigh=16'b0000_0000_0010_0000;
      4'b0111: outhigh=16'b0000_0000_0100_0000;
      4'b1000: outhigh=16'b0000_0000_1000_0000;
      4'b1001: outhigh=16'b0000_0001_0000_0000;
      4'b1010: outhigh=16'b0000_0010_0000_0000;
      4'b1011: outhigh=16'b0000_0100_0000_0000;
      4'b1100: outhigh=16'b0000_1000_0000_0000;
      4'b1101: outhigh=16'b0001_0000_0000_0000;
      4'b1110: outhigh=16'b0010_0000_0000_0000;
      4'b1111: outhigh=16'b0100_0000_0000_0000;
      4'b0000: outhigh=16'b1000_0000_0000_0000;
     endcase
    end
    
    always@(posedge scl)begin            //检测到开始 之后每次scl正跳变接收数据
     if(Startflag)begin
        case(mstate)
    	  sbit0:begin
    	         mstate<=sbit1;
    			 pdata[3]<=sda;
    			 $display("i am in sdabit0");
    			end
    	  sbit1:begin
    	         mstate<=sbit2;
    			 pdata[2]<=sda;
    			 $display("i am in sdabit1");
    			end
    	  sbit2:begin
    	         mstate<=sbit3;
    			 pdata[1]<=sda;
    			 $display("i am in sdabit2");
    			end
    	  sbit3:begin
    	         mstate<=sbit4;
    			 pdata[0]<=sda;
    			 $display("i am in sdabit3");
    			end
    	  sbit4:begin
    	         mstate<=sbit0;
    			 $display("i am in sdastop");
    			end
          default: mstate<=sbit0; //6'bxx_xxxx;			
        endcase
     end
     else mstate<=sbit0;   
    end		
    
    endmodule  
    
    

    这里的状态机的Ready其实没有用到,不需要这个状态

    //**********************顶层************************
    //模块名称:顶层   文件名:top_bingxingzhuanchuanxing.v
    //对ptosda和out16hi联合测试,ptosda能否并转串,out16hi能否把串对应输出高
    
    `timescale 1ns/1ns
    
    
    module top_bingxingzhuanchuanxing(sclk,outhigh,rst_n,data,ack);
    
    input rst_n,sclk;
    input[3:0] data;
    output outhigh,ack;
    
    wire scl,sda;
    
    out16hi m1(.scl(scl),.sda(sda),.outhigh(outhigh));
    ptosda m2(.rst_n(rst_n),.sclk(sclk),.ack(ack),.scl(scl),.sda(sda),.data(data));
    
    endmodule
    
    

    通过quartus综合的RTL图

    测试信号,data输入2’b0000,每收到一个ack,data+1

    `timescale 1 ns/ 1 ns
    `define halfperiod 50
    module top_bingxingzhuanchuanxing_vlg_tst();
    
    reg [3:0] data;
    reg rst_n;
    reg sclk;
    // wires                                               
    wire ack;
    wire outhigh;
    
    // assign statements (if any)                          
    top_bingxingzhuanchuanxing i1 (
    // port map - connection between master ports and signals/registers   
    	.ack(ack),
    	.data(data),
    	.outhigh(outhigh),
    	.rst_n(rst_n),
    	.sclk(sclk)
    );
    initial                                                
    begin                                                  
    rst_n=0;
    #(`halfperiod*2) rst_n=1;                      
    end
    
    initial
    begin
    sclk=0;
    data=0;
    #(`halfperiod*1000) 
    $stop; 
    end                                                    
    
    always #(`halfperiod) sclk=~sclk;
    
    always@(posedge ack)                                                              
    begin                                                  
    #(`halfperiod/2) data=data+1;                                                                   
    end  
                                                      
    endmodule
    
    • 利用sclk产生scl,scl的周期为sclk的2倍
    • 利用link_sda控制串行总线的开关
    • 利用ack信号要求新的4位数据输入

    在这里插入图片描述

    • sclk下降沿控制主状态机state;
    • scl上升沿在start_flag为1控制mstate
    流程:当有ACK信号来临,data[3:0]存入data_buf,data_buf通过state由高位到低位写入sda_buf;sda_buf 在200ns开始 1600ns结束,以1400ns为一个周期传输的数据流:10_ _ _ _ 0111/10_ _ _ _ 第一个10产生start,第二个01产生stop;通过link_sda将sda_buf写入sda变为10_ _ _ _ 01;10产生startflag,01产生endflag,通过mstate将sda上_ _ _ _ 由高到低写入pdata[3:0],z在每个endflag出现将pdata[3:0]写入pdatabuf转为并行输出outhigh

    在这里插入图片描述

    现在只有一个问题,为什么我的outhigh[15:0]不能输出相应的16位?

    在这里插入图片描述

    !2019.1.1 解决了,top模块里没有准确定义端口 应该是output [15:0] outhigh

    在这里插入图片描述

    展开全文
  • 51实现74HC165并行转串行输出
  • vhdl并行转串行输出

    2009-06-18 18:13:16
    这是一个8位并行转串行,加奇偶校验位.最高平率没有测过
  • 远程数据传输中并行转串行LVDS接口设计说明书.doc
  • lcd1602液晶屏并行IO口转串行,结合74hc595实现三线控制液晶屏的目的,节省IO资源
  • 51单片机74ls164并行转串行程序,通过LED输出
  • 我们都知道通信从大的方面有两种:串行并行串行的最大优点是占用总线少,但是传输速率低;并行恰恰相反,占用总线多,传输速率高。市面上有很多这样的芯片,有串入并出的(通俗讲就是 一个一个进,最后一块出来...

     我们都知道通信从大的方面有两种:串行和并行。串行的最大优点是占用总线少,但是传输速率低;并行恰恰相反,占用总线多,传输速率高。市面上有很多这样的芯片,有串入并出的(通俗讲就是 一个一个进,最后一块出来),有并入串出的(相对前者而言)。具体用哪种类型要根据我们得实际情况。比如利用单片机显示数码管单纯的显示一个数码管如果仅仅是为了显示 那么动用单片机一个端口(如P0或P1/P2/P3)那没有什么,当然这里我说的数码管是8段的(如果利用BCD类型 16进制数码管那么只需四个即可)就拿51类型的单片机来说,总共32个I/O口,一般如果不是做太大的工程是完全够用的,但有些时候你会恨单片机怎么不多长几条“腿”,怎么省还是不够用。这个时候就需要用到并转串或者串转并芯片来进行IO口的扩展,74HC165就是一种并行转串行的芯片。

    74HC165是一款高速CMOS器件,74HC165遵循JEDEC标准no.7A。74HC165引脚兼容低功耗肖特基TTL(LSTTL)系列。        74HC165芯片有8位移位寄存器(并行输入,互补串行输出)   

     74hc165特性

      8位同步并行输入

      异步串行输出

      兼容JEDEC标准no.7A

      ESD保护

          简要说明
          54/74165为8位移位寄存器,其主要电特性的典型值如下:

    74hc165基本参数

      电压:2.0~6.0V

      驱动电流:+/-5.2mA

      传输延迟:16ns@5V

      最高频率:56MHz@5V

      逻辑电平:CMOS

      工作温度:-40~+85℃

      封装:SO16,SSOP16,DIP16,TSSOP16

     

    逻辑电路图:

    真值表:

    时序图:

     

     

       74HC165芯片的芯片引脚图:


         引脚功能介绍
    1、CLK,CLK INH : 时钟输入端(上升沿有效)
    2、A-H :并行数据输入端
    3、SER :串行数据输入端,为串行输入端 、 将数据串行进入到寄存器中、在每一个时钟的上升沿向右移动一位,利用这种特性,只要把 QH输出连接到下一级的SER输入 既可实现并转串扩展
    4、QH : 输出端
    5、!QH :互补输出端
    6、SH/!LD:移位控制/置入控制(低电平有效), 为低电平时 并行数据进入移位寄存器中,为高电平时并行数据不能传进移位寄存器

    ①当输入端(SH/LD)为低:

      从D0到D7口输入的并行数据将被异步地读取进寄存器内,然后通过DS输出。

    ②当输入端(SH/LD)为高:

      数据将从DS(10引脚)输入端串行进入寄存器,在每个时钟脉冲的上升沿向右移动一位。利用这种特性,只要把Q7输出绑定到下一级的DS输入,即可实现并转串扩展。(在我们的开发板,DS端是悬空的),通过时钟管脚,上升沿有效,在每个时钟脉冲的上升沿向右移动一位(D0→D1→D2→D3→…→D7)一位一位将数据往外读出和移出。

       芯片工作方法:  

        其实看一个芯片是如何使用的,不只是看引脚功能,更重要的是要看时序图和真值表,从其中我们可以详细的了解到它是如何使用的,然后转化成程序代码即可。

            从上面我们的真值表和时序图中我们要特别注意几个端口的变化,真值表中SH/LD只有在高电平的时候方才有效;CLK,CLK INH只有当其中一个为低电平的时候,另一个时钟才能正确的输入,这是非常重要的(一般的我们在使用时,可以将其中的一个直接接地,另一个做时钟输入端口使用)。但是我们做事要细心,要一丝不苟,从时序图中我们看到SH/LD有一个负脉冲这是什么缘故呢?在程序设计中如果忽略了此处,那么注定结果是悲剧的。从SH/LD的全称是: SHIFT/LOAD 这说明它有两种功能( SHIFT英文意思是移位,LOAD是装载)  ,故美其名曰: 移位控制(高电平有效)/置入控制端口(低电平有效)。在单片机接收数据前,必须将该引脚拉低,目的是为了将并行数据A--H上得数据装载到内部寄存器中,这里体现的时LOAD功能;接下来在接收数据的过程中必须将该引脚拉高,目的是为了使寄存器中的数据可以移动,从而从QH或QN'中移入单片机。这里体现的是SHIFT功能。74hc165中最重要的一个引脚就是该引脚 至于说时钟电路就显得逊色多了。我们只需将单品机的某一个端口拉低或抬高即可,这样数据就一步一步的被接收了。请务必记得上升沿有效。

    接下来看下使用到的开发板相关模块的电路原理图:

     

         开发板上的165并行输入端口 连接的IO口是与8个独立键盘相互共用,可以做独立键盘的输入扩展、QH串行输出端口是连接了P17引脚 加了个短路冒不用的时候可以断开避免影响P17的电平。 每次按键按下时,相应的发光二极管就会被点亮。

      硬件连线图:

     

    示例程序如下:

       #include "reg52.h"
       #include "intrins.h"
     
    
       typedef unsigned char u8;
       typedef unsigned int u16;
    
       #define GPIO_LED P0
       
       sbit IN_PL = P1^6;  //SHIFT/!LOA引脚
       sbit IN_Data = P1^7; // QH数据输出引脚
       sbit SCK = P3^6;  //CLOCK引脚
    
       u8 Read74HC165()
       {
       u8 indata;
       u8 i;
    
       IN_PL = 0;//装载8位并行数据
       _nop_();
       IN_PL = 1;//转换8位并行数据为串行数据
       _nop_();
    
       indata = 0;
       for(i = 0; i < 8; i ++) //将8个串行数据存入数组indata中
       {
        indata = indata << 1;//开始时,indata数组先左移一位,以后每个循环左移一次
    	SCK = 0;//时钟低电平到来后,并行数据开始转换串行数据
    	_nop_();
        
    	indata |= IN_Data; //将转换完成的串行数据一位位存入数组
    	SCK = 1;  //时钟变为高电平,再次变为低电平时,开始传出下一位串行数据
       }
       return indata;
       }
    
    
      
    
    
       void main()
       {
       u8 h165Value;
       while(1)
       {
       h165Value = 	Read74HC165();
       if(h165Value != 0xff)
       {
        GPIO_LED = ~h165Value; //根据传出的串行数据来点亮相应的发光二极管
       }
       }
       }

     

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  • 74597的使用的例程,演示程序,包含有软件与硬件说明。
  • MIPI(移动产业处理器接口): ...串行接口、并行接口、低压差分信号、差分布线: Altium差分布线和等长方法 差分信号走线原则 USB2.0接口差分信号线设计 ---------------------------------------------------...

    MIPI(移动产业处理器接口):

    MIPI DSI协议介绍

    摄像头的MIPI接口、DVP接口和CSI接口(百度知道)

    MIPI接口资料汇总(精)

     

    串行接口并行接口低压差分信号差分布线: 

    Altium差分布线和等长方法

    差分信号走线原则

    USB2.0接口差分信号线设计

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    什么叫串行接口_什么叫并行接口_两者有什么区别

    串行接口与并行接口的概念与区别【简单区分】

    USB接口、串口、并口有何区别

    串行/并行转换的具体过程如下 - 移位寄存器的作用及应用 

    一张图看懂串行,并行,并发

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    深度解读低压差分信号LVDS

     

    SDI(数字分量串行接口(serial digital interface)):

    视频传输SDI接口学习笔记

    升级至4K超高清12G-SDI接口时需要考虑的三件事

    无线图传设备术语解析 3G-SDI和HD-SDI的接口区别

    常见的视频接口介绍 SDI、DVI、HDMI、RCA

    视频采集卡SDI接口和HDMI哪个好

     

    PNM、PPM、PGM、PBM:

    如何查看ppm格式的图像【ppm格式图像的详细介绍查看该文章:PPM文件格式

    PPM文件格式详解

    把yuyv422格式的图片转换为pnm格式的图片【硬件大多与C/C++语言打交道,所以代码只要支持C语言就行,工具:Qt、VS2015...】

    获取显存一帧数据并保存为pnm格式图片

    图片存储格式 PNM 以及 PBM/PGM/PPM

     

    单片机MCU(微控制单元))、开发板

    关于嵌入式和单片机,二者的区别是什么

    单片机程序设计调试几点经验

    单片机典型案例开发

    单片机电子世界——资料素材查看阅读学习

    开发板和单片机的区别 浅谈开发板和单片机的不同之处【简单区别:开发板和单片机的区别,有接触单片机开发板,就了解一下“单片机和开发板”分开来是怎么定义的】

    开发板,核心板,单片机有什么不同?

    单片机如何赋值16位

     

    高速信号、高频信号:

    高速信号与高频信号区分与解释

    高速信号走线的九大规则

     

    贴片电容贴片电阻

    贴片电阻封装的尺寸规格是什么?贴片电阻快速识别表与识别方法 (中间黑色,贴片旁边标着“R”开头的字样,就是电阻,若中间黄色,贴片旁标着“C”开头的字样,表示电容)】

    如何快速识别色环电阻

     

    APB总线(一般直接称APB,Advanced Peripheral Bus,外围总线):

    APB主要用于低带宽的周边外设之间的连接,例如UART、1284等,它的总线架构不像AHB支持多个主模块,在APB里面唯一的主模块就是APB 桥。其特性包括:两个时钟周期传输;无需等待周期和回应信号;控制逻辑简单,只有四个控制信号

    APB协议

    APB总线

    AHB与APBSTM32—— AHB、APB详解AMBA总线协议AHB、APB、AXI对比分析

     

    ARM(ARM处理器):

    其三大特点是:耗电少功能强、16位/32位双指令集和合作伙伴众多。

     

    FPC(柔性电路板):

    Flexible Printed Circuit,又称软性电路板、挠性电路板,是以聚酰亚胺聚酯薄膜为基材制成的一种具有高度可靠性,绝佳的可挠性印刷电路板。具有配线密度高、重量轻、厚度薄、弯折性好的特点。

    你了解哪一些fpc的电镀知识

    消费电子FPC国内外使用量分析

     

    YUV(是一种颜色编码方法):

    YUV图解 (YUV444, YUV422, YUV420, YV12, NV12, NV21)

    YUV / RGB 格式及快速转换算法

    详解yuv系列(一)---YUV444详解YUV系列(二)--YUV422详解YUV系列(三)----YUV420

    YUV 格式

     

    交流电直流电

    直流电机和交流电机的原理和区别是什么?

    直流电机和交流电机有什么不同的地方?

    直流交流傻傻分不清?怎样区分直流和交流? 

    交流和直流的区别是什么?

    交流和直流的区别?

     

    rs485变送器:

    RS485总线

    rs-485采用半双工工作方式,支持多点数据通信。rs-485总线网络拓扑一般采用终端匹配的总线型结构。即采用一条总线将各个节点串接起来,不支持环形或星型网络。

    总线布线规范:1.485总线必须要接地。2.485信号线不可以和强电电源线一同走线。3.选择合格的电缆。 4.485信号线可以使用屏蔽线作为布线,也可以使用非屏蔽线作为布线。5.485布线不可以布置成星型接线与树形接线。

    电阻屏和电容屏的区别:

    电阻屏和电容屏有什么区别 电阻屏和电容屏哪个好

     

    电动机:

    电动机的工作原理及分类

     

    继电器

    是一种电控制器件,是当输入量(激励量)的变化达到规定要求时,在电气输出电路中使被控量发生预定的阶跃变化的一种电器。

    有这样的专业术语:吸合电流、释放电流

    检测继电器的工作电压、吸合电流与释放电流

    为什么继电器的释放电流比吸合电流小

    继电器吸合电流——论坛

    继电器基础知识大全

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  • 并行串行

    万次阅读 多人点赞 2019-04-07 15:08:26
    并行串行都是通讯中数据传输的方式,二者有着本质的不同。 1.并行通讯:同一时刻,可以传输多个bit位的信号,有多少个信号位就需要多少根信号线。 2.串行通讯:同一时刻,只能传输一个bit位的信号,只需要一根...

    并行串行都是通讯中数据传输的方式,二者有着本质的不同。

    1.并行通讯:同一时刻,可以传输多个bit位的信号,有多少个信号位就需要多少根信号线。

    2.串行通讯:同一时刻,只能传输一个bit位的信号,只需要一根信号线。

    比如,当需要传输1字节信息时,并行通讯需要8根信号线,实现同时传输,假如耗时为1T,而串行是在一根信号线上传输,需要传8次,因此耗时为8T.因此可总结出二者的特性:

    1.并行通讯的效率高,但是对信号线路要求也很高,一般应用于快速设备之间采用并行通信,譬如CPU 与存储设备、存储器与存储器、主机与打印机等都采用并行通讯。

    2.串行通讯效率较低,但是对信号线路要求低,抗干扰能力强,同时成本也相对较低,一般用于与计算机与外部设备,或者长距离的数据传输。

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  • 并行or串行

    2019-01-15 08:30:41
    在工作的时候,我们究竟是串行还是并行呢? 记得在很小的时候,就读过一个著名的烧水泡茶的例子,例子的细节自己记不太清楚了,但这个例子的结论,就是做事情时应该尽可能的让能并行的事情并行进行,这样以提高工作...
  • 多实例还有并行串行区分。以下解释一下什么是并行串行 并行代表同时进行,如把任务分给5个人来处理,这5个人同时会收到任务,并且可以同时处理,不受各自的影响。 串行代表工作或任务由一个人完成后,再由另一...
  • 串行输入数据变为并行输出并且再转为串行传输
  • 行业-电子政务-基于并行输入转串行输入读取方式的智能电子玩具.zip
  • 第29卷第4期 攀枝花学院学报 2012年8月 VoL 29No4 of JournalPanzhihua University Au昏2012 自然科学研究 基于VHDL的并行串行转换器算法模型 曾日 仅技 (攀枝花学院电气信息工程学院ItJ sl攀枝花617000) 摘要以...
  • js异步并行串行

    2020-08-27 17:47:04
    tapable主要是同步和异步,异步分为并行串行,今天主要是学习一下异步的并行串行,才能更好理解tapable。现在实现异步的有很多,比如promise、generator、async await,用这些去实现异步的并行串行非常简便,...
  • Nand Flash之并行串行

    千次阅读 2019-04-14 16:16:11
    串行Flash与并行Flash 之前我们有讲到NAND Flash与NOR Flash的封装、读取速率、写速率和电路设计等方面的差异,现在我们将会讲到并行串行Flash,主要是串行吧,并行需要讲的很少。 因为串行并行主要区别在于IO口...
  • 本文这里所指并行信号和串行信号,包括了传输(通信)方式,又有接口类型,同时还有数据本身的协议特点,信号、协议、总线和接口。
  • 单片机并行数据转换为串行数据,比赛练习案例,仿真实例,现成调用封装使用,可运行的仿真电路图和调好的程序,开箱即用。适用于教学案例、毕业设计、电子设计比赛、出书项目实例,实际设计、个人DIY参考。 已调试好...
  • 并行数据转串行数据模块的设计

    千次阅读 2017-11-14 19:08:59
    通信协议 scl为不断输出的时钟信号,如果scl为高电平时...如果scl为高电平,sda由低变高,串行数据结束。sda信号的数据值必须在scl高电平之间稳定,在scl低电平时才可以改变,否则的话,立即就结束了串行数据的转换。
  • 并行程序串行化执行

    2016-01-09 22:45:23
    使用CGLIB实现并行执行,博客地址:http://blog.csdn.net/yangzl2008/article/details/50489583
  • 并发 | 并行 | 串行

    千次阅读 2019-03-01 09:47:33
    1.并发执行是多道程序系统中多个程序...3.串行就是指令一个一个的执行。并行是指令同时并行执行 总结:  并发是指多个线程轮流执行(单核CPU);  并行是指多个线程同时执行(多核CPU),微观上是同时的;  ...
  • 名称:并行数据转换为串行数据 说 明 : 切 换 连 接 到 并 串 换 芯 片74LS165 的拨码开关,该芯片将并行数据以串行方式发送到 8051 的 RXD 引脚,移位脉冲由 TXD 提供,显示在 P0 口。
  • 并行串行传输,串行高速传输

    千次阅读 2018-03-24 17:17:05
    串行只有一根数据线,不存在信号线之间的串扰,而且串行还可以采用低压差分信号,可以大大提高它的抗干扰性,所以可以实现更高的传输速率,尽管并行可以一次传多个数据位,但是时钟远远低于串行,所以目前串行传输...
  • Js异步并行串行

    千次阅读 2019-06-14 06:34:22
    用普通函数和promise分别实现了两个版本的Js异步并行串行。最关键的地方在与执行函数的实现,下面贴出代码来记录一把。 二、异步并行 class Executor { constructor() { this.tasks = []; this.tasksPromise =...

空空如也

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并行如何转串行