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  • 高速信号常见于各类的串行总线与并行总线,只有你知道是什么总线,你还得知道它跑多快,才能开始进行布线。什么是串行总线,什么是并行总线?对于串行总线,并行总线,从字面意义你就知道个大概了。串行就是数据是一...

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    做PCB设计的都知道,没有一点高速方面的知识,你就不是一个有经验的PCB设计工程师。高速信号常见于各类的串行总线与并行总线,只有你知道是什么总线,你还得知道它跑多快,才能开始进行布线。

    什么是串行总线,什么是并行总线?

    对于串行总线,并行总线,从字面意义你就知道个大概了。串行就是数据是一位一位的发送,并行就是数据一组一组的发送。如下图所示

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    并行传输最好的例子就是存储芯片DDR,它是有一组数据线D0—D7,加DQS,DQM,这一组线是一起传输的,无论哪位产生错误,数据都不会正确的传送过去,只有重新传输。所以数据线每根线要等长,必须得绕几下才行。

    串行数据就不一样,数据是一位一位的传,位与位之间是没有联系的。不会因为这位有错误,使下一位不能传输。并行数据是一组数据其中一位不对,整组数据都不行。

    高速并行,串行布线的区别

    并行数据因为是一组一组一起传的,每一位都必须是一起传输到位,不能说有一位可以迟到一点,因此一组线之间在PCB布线时就得等长。不信你来看看下面的几张图

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    这些弯弯曲曲的线就是为了一组线能等长,所以短的线就必须这样绕几下,是不是看着就有千条蛇在爬,心慌的很。这就是蛇形线的由来。

    串行数据虽说是一位一位的传,不用等长,但也并不是一根线,高速线一般都是走差分线,也就是一正一负两根线。这是为了提高抗干扰性能。不过串行总线能走10G,20G的信号,并行总线就不行了。就让大家来见识一下串行总线的模样吧

    看出什么了吗?跟其它布线有不一样吧。线走的不是一般的45度角,这个其实是10度走线,为什么是10度?这个是老外仿真及实践的结果,10度比走圆弧对信号传输的性能还要好。

    各种高速总线接口的速率

    这里给大家科普一下,给大家看看各种总线的速率,如下图所示

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    这其中速率最高的是雷电接口,最高达到了40G,USB理论上最快的是USB3.1达到10G,HDMI最快能到10.2G。显示接口也挺快达到了32.4G。PCI-E最快是16G。注意这些统统都是串行高速通信接口。

    我们家里的网络一般是通过光纤接进来的,光传输设备速率一般分为155Mb/s、622Mb/s、1.25Gb/s、2.5Gb/s、10Gb/s,也就是说目前光纤的最大传输速率是10Gb/s。

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  • 计算 机内的总线结构就是并行通信的例子。这种方法的优点是传输速度快,处理简单。串行数据传输时,数据是一位一位地在通信线上传输的,先由具有几位总线的计算机内的发送设备,将几位并行数...

    描述

    并行通信传输中有多个数据位,同时在两个设备之间传输。发送设备将这些数据位通过 对应的数据线传送给接收设备,还可附加一位数据校验位。接收设备可同时接收到这些数据,不需要做任何变换就可直接使用。并行方式主要用于近距离通信。计算 机内的总线结构就是并行通信的例子。这种方法的优点是传输速度快,处理简单。

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    串行数据传输时,数据是一位一位地在通信线上传输的,先由具有几位总线的计算机内的发送设备,将几位并行数据经并--串转换硬件转换成串行方式,再逐位经传输线到达接收站的设备中,并在接收端将数据从串行方式重新转换成并行方式,以供接收方使用。串行数据传输的速度要比并行传输慢得多,但对于覆盖面极其广 阔的公用电话系统来说具有更大的现实意义。

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    串行数据通信的方向性结构有三种,即单工、半双工和全双工。

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    串行传输和并行传输的区别:

    从技术发展的情况来看,串行传输方式大有彻底取代并行传输方式的势头,USB取代IEEE 1284,SATA取代PATA,PCI Express取代PCI……从原理来看,并行传输方式其实优于串行传输方式。通俗地讲,并行传输的通路犹如一条多车道的宽阔大道,而串行传输则是仅能允 许一辆汽车通过的乡间公路。以古老而又典型的标准并行口(Standard Parallel Port)和串行口(俗称COM口)为例,并行接口有8根数据线,数据传输率高;而串行接口只有1根数据线,数据传输速度低。在串行口传送1位的时间内, 并行口可以传送一个字节。当并行口完成单词“advanced”的传送任务时,串行口中仅传送了这个单词的首字母“a”。

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  • 串行总线和并行总线接口在高速串行总线流行起来之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,而所谓的并行接口,是指通信中一个或几个字节(8位)数据是在n*8条并行传输线上同时...


    串行总线和并行总线接口

    在高速串行总线流行起来之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,而所谓的并行接口,是指通信中一个或几个字节(8位)数据是在n*8条并行传输线上同时由源端传到目的地,也可以说有多个数据线(几根就是几位),在每个时钟脉冲下可以发送多个数据位(几位的并行口就发送几位)。

    串行通信指数据在单条一位宽的传输线上,一比特接一比特地按顺序传送的方式,在早期的定义里也有说只有一根数据线,每个时钟脉冲下只能发送一位数据的方式。

    所以早期对串行通信与并行通信的理解为:同样的一个字节数据(8位),串行通信要分8次由低位到高位按顺序一位位地传送,而并行通信由于有8根线路,所以只要一次就可以传送过去,形象的说,把线路(通道)比作道路,能并排开几辆车的就可以说是“并行”,只能一辆一辆开的就属于“串行”了。

    并行总线与串行总线的区别对比及优缺点

    很明显,并行通信的速度要比串行通信的速度快得多,效率更高,费时更少。不过这些都是早期I/O速率都不高的情况下的理论理解,随着信息技术的飞速发展,之前的理解放在现在来看已经过时了,因为现在是高速串行信号时代了。

    按照理论分析并行总线可以一次传多个数据位,而且时钟远远低于串行,理论应该成为目前高速传输信号的首选,那为什么像PCI、IEEE 1284、PATA等并行总线被PCIe、USB、SAT等串行总线所取代呢?

    下面就针对并行总线为什么不能成为目前总线接口的主流?

    图1‑5演示了系统同步(共同时钟)方式及源同步时钟方式并行总线接口。

    图1‑5 系统同步(共同时钟)方式及源同步时钟方式并行总线接口

    随着接口频率的提高,在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。

    Ø时钟到达两个芯片的传播延时不相等(clock skew)

    Ø并行数据各个bit的传播延时不相等(data skew)

    Ø时钟的传播延时和数据的传播延时不一致(skew between data and clock)

    虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew),但是电压和温度(PVT)变化时,时钟延时的变化量和数据延时的变化量是不一样的,这又进一步恶化了数据窗口。

    源同步接口方式中,发送侧Tx把时钟伴随数据一起发送出去,限制了clock skew对有效数据窗口的危害。通常在发送侧芯片内部,源同步接口把时钟信号和数据信号作一样的处理,也就是让它和数据信号经过相同的路径,保持相同的延时。这样PVT变化时,时钟和数据会朝着同一个方向增大或者减小相同的量,对skew最有利。

    我们来做一些合理的典型假设,假设一个32bit数据的并行总线,  

    a)发送端的数据skew = 50 ps                        ---很高的要求

    b)pcb走线引入的skew = 50ps                      ---很高的要求

    c)时钟的周期抖动jitter = +/-50 ps               ---很高的要求

    d)接收端触发器采样窗口 = 250 ps             ---Xilinx V7高端器件的IO触发器

    可以大致估计出并行接口的最高时钟 = 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。

    利用源同步接口,数据的有效窗口可以提高很多。通常频率都在1GHz以下。在实际应用中可以见到如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽。DDR Memory接口也算一种源同步接口,如DDR3在FPGA中可以做到大约800MHz的时钟。

    要提高接口的传输带宽有两种方式,一种是提高时钟频率,一种是加大数据位宽。那么是不是可以无限制的增加数据的位宽呢?这就要牵涉到另外一个非常重要的问题-----同步开关噪声(SSN)。

    这里不讨论SSN的原理,直接给出SSN的公式:SSN = L *N* di/dt。

    L是芯片封装电感,N是数据宽度,di/dt是电流变化的斜率。

    随着频率的提高,数据位宽的增加,SSN成为提高传输带宽的主要瓶颈。图1.2是一个DDR3串扰的例子。图中低电平的理论值在0V,由于SSN的影响,低电平表现为震荡,震荡噪声的最大值达610mV,因此噪声余量只有1.5V/2-610mV=140mV。

    图1‑6 DDR3串扰演示

    因此也不可能靠无限的提高数据位宽来继续增加带宽。一种解决SSN的办法是使用差分信号替代单端信号,使用差分信号可以很好的解决SSN问题,代价是使用更多的芯片引脚。这在早期是可以接受的。但是摩尔定律的现象使得与几十年前相比可生产的芯片中硅电路的数量大幅增加,而芯片封装技术的pin密度并没有像硅密度一样以相同的速度在增加,因此I/O pin的封装实际上比硅电路还贵,这就意味着对于大多数芯片来说pin管脚越来越多变得不可接受。就好像我们都知道车道越多我们的通行效率就会更快,但随着现在的城市空间越来越小以及地价越来越贵,更多的车道慢慢的只能变得越来越难以实现。况且并行本身的I/O速率不高,就像拖拉机或毛马路,速度上不去再多车道也是枉然。

    并且使用差分信号仍然解决不了数据skew的问题,很大位宽的差分信号再加上严格的时序限制,给并行接口带来了很大的挑战。

    经上所述,并行总线在发高速传输的今天遇到了很多瓶颈,而这些瓶颈因为不能被解决,所以被串行总线所取代,但是将来随着一些工艺问题的解决,并行总线可能又被抬上“舞台”,像《PCIe“拍了拍”PCI- PCI和PCIe发展历史》这篇文章的演练历史一样。

    PS:将来的DDR接口或许也会被串行总线所取代。。。(意淫ing)

    这篇文章,没有过多的介绍串行总线,并不是串行总线并无缺点,高速的时钟带来的问题也很多,只不过后面要花大量篇幅介绍串行总线,以及他带来的问题及解决方式,所以这篇文章就没有进行过多介绍。

    END

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    PCIe 她来了

    PCIe“拍了拍”PCI- PCI和PCIe发展历史

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