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  • 总线是一种内部结构,它是cpu、内存、输入输出设备传递信息的公用通道,主机的各个部件通过总线相连接,外部设备通过相应的接口电路再与总线相连接,从而形成了计算机硬件系统。 在计算机系统中,各个部件之间...

    目录

     

    总线

    串行和并行

    1、并行接口

    2、串行接口

    3、特点

    4、场景

    5、总结


    总线

    总线(Bus)是计算机各种功能部件之间传送信息的公共通信干线,它是由导线组成的传输线束,

    总线是一种内部结构,它是cpu、内存、输入、输出设备传递信息的公用通道,主机的各个部件通过总线相连接,外部设备通过相应的接口电路再与总线相连接,从而形成了计算机硬件系统。

    在计算机系统中,各个部件之间传送信息的公共通路叫总线,微型计算机是以总线结构来连接各个功能部件的。其中的数据总线DB(Data Bus)、地址总线AB(Address Bus)和控制总线CB(Control Bus),也统称为系统总线,即通常意义上所说的总线。

    总线按功能和规范可分为五大类型:
    · 数据总线(Data Bus):在CPU与RAM之间来回传送需要处理或是需要储存的数据。
    · 地址总线(Address Bus):用来指定在RAM(Random Access Memory)之中储存的数据的地址。
    · 控制总线(Control Bus):将微处理器控制单元(Control Unit)的信号,传送到周边设备,一般常见的为 USB Bus和1394 Bus。
    · 扩展总线(Expansion Bus):可连接扩展槽和电脑。
    · 局部总线(Local Bus):取代更高速数据传输的扩展总线。


    按实现方式分:串行总线、并行总线

     

    还有一种:

    总线型局域网就是数据的传输依靠一条物理的信道,然后有许多的电脑连接在这一条总线上面.我们可以把总线想象成为一条供电线,并联在上面的各种用电器就是PC.

    CSMA/CD协议(Carrier Sense Multiple Access with Collision Detectio,载波侦听多路访问/冲突检测)用于以太网,为了解决局域网随机接入所产生的碰撞问题。是广播型信道中采用一种随机访问技术的竞争型访问方法,具有多目标地址的特点。它处于一种总线型局域网结构,其物理拓扑结构正逐步向星型发展。

    CSMA/CD包括 载波侦听(carrier sence)、多点接入(multiple access)/冲突检测(collision detection)

     

    串行和并行

    总线根据数据传输方式的不同,分为并行总线和串行总线。

    从表面上来说,并行总线似乎是比串行总线快,但其实在高频率的情况下串行总线比并行总线更好。

    1、并行接口

    并行总线中,数据线有多根,故一次能发送多个二进制数据。并行方式主要用于近距离通信。

    并行总线是数字电路里最早也是最普遍采用的总线结构。计算机内的总线结构就是并行通信的例子。
    从理论上看,并行传输效率很高,但是由于线路上的物理原因,它的传输频率不能太高,所以实际的传输速度并不和并行度成正比,甚至可能更差。

     

    特点:

    1)、并行总线的最大好处是总线的逻辑时序比较简单,电路实现起来比较容易,

    2)、缺点也是非常明显的。比如并行总线的信号线数量非常多,会占用大量的管脚和布线空间,因此芯片和PCB板的尺寸很难实现小型化;

    3)、总线的吞吐量很难持续提升。并行总线通过增加数据线位数来提高总线吞吐量,但是由于后期的不断发展,吞吐量要求越来越高,但是芯片尺寸和布线空间限制,64位是极限了;

    4)、并行总线中传输的各个位必须处于一个时钟周期内的相同位置,对器件的性能和电路结构要求严格,系统设计难度大,致使系统成本高,可靠性低。64位时已经很难做到了;

    2、串行接口

    并行的数据在总线上不再是并行地传输,而是时分复用在一根或几根线上传输。比如在并行总线上传输1个Byte的数据宽度需要8根线,而如果把这8根线上的信号时分复用在一根线上就可以大大减少需要的走线数量,同时也不需要再考虑8根线之间的等长关系。

    背景:为了解决并行总线占用尺寸过大且对布线等长要求过于苛刻的问题,而且芯片处理速度的提升,逐步开始采用串行总线;

    特点:

    1)、把这8根线上的信号时分复用在一根线上就可以大大减少需要的走线数量,同时也不需要再考虑8根线之间的等长关系。比较容易处理,从而降低了设计难度和系统成本。

    2)、提高数据传输速率的同时节省了布线空间,同时芯片的功耗也降低了,

     

    串行数据通信,有发送设备和接受设备,根据信息的传送方向分3种,即单工、半双工和全双工。

    串行通讯又分为异步通讯和同步通讯两种方式。

    3、对比

    总线传输的速率,不仅取决于一次能发送多少位,而且还取决于你发送一次所用的速度。

    而并行总线,牵涉到多个数据线的数据同步问题,一般速率很难提高,且总线越长,越易受到干扰。

    串行总线则没有这个问题,因此像现在的USB接口的速度可以做到很快。

    4、场景

    1、以前的计算机上的扩展槽上广泛使用的PCI总线采用并行32位的数据线,每根数据线上的数据传输速率是33Mbit/s,

    演变到PCI-E(PCI-Express)的串行版本后每根线上的数据速率至少是2.5Gbit/s(PCI-E 1代标准)

    2、计算机常见的并行总线:STD、PC总线、IEEE488总线。

    计算机常见的串行总线:I2C、SPI、RS232、UART、USB

    USB,Universal Serial Bus(通用串行总线)

    5、总结

    所以在现代的电子设备中,需要高速出传输,而且集成空间有限,串行的应用更广泛;

     

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  • 移位寄存器(shift_reg) 在数字电路中,移位寄存器是一种在...根据移位数据的输入-输出方式,又可将它分为串行输入-串行输出、串行输入-并行输出、并行输入串行输出并行输入-并行输出四种电路结构。 移位寄...

    移位寄存器(shift_reg)

    在数字电路中,移位寄存器是一种在若干相同时间脉冲下工作的以触发器为基础的器件,数据以并行或串行的方式输入到该器件中,然后每个时间脉冲依次向左或右移动一个比特,在输出端进行输出。分为左移寄存器、右移寄存器和双向移位寄存器三种。根据移位数据的输入-输出方式,又可将它分为串行输入-串行输出、串行输入-并行输出、并行输入-串行输出和并行输入-并行输出四种电路结构。
    移位寄存器具有两个特征:
    (1)移位寄存器是由相同的寄存单元所组成。一般说来,寄存单元的个数就是移位寄存器的位数。为了完成不同的移位功能,每个寄存单元的输出与其相邻的下一个寄存单元的输入之间的连接方式也不同。
    (2)所有寄存单元共用一个时钟。在公共时钟的作用下,各个寄存单元的工作是同步的。每输入一个时钟脉冲,寄存器的就顺序向左或向右移动一位。通常可按传输方式的不同对CMOS移位寄存器进行分类。移位寄存器的输入方式有串行输入和并行输入之分。串行输入就是在时钟脉冲作用下,把要输入的从一个输入端依次一位一位地送入寄存器;并行输入就是把输入的从几个输入端同时送入寄存器。

    使用串行输入-串行输出:
    首先说明一种错误的写法:尽管改变了data_in的值,但是data_reg[word_size-1:1]这三位由于是按照之前排列,所以data_in的值并不能通过寄存器传递至data_out,所以在vcs中data_out一直为0。

    module shift#(parameter word_size=4)(
    	input clk,
    	input resetn,
    	input data_in,
    	output data_out);
    reg [word_size-1:0] data_reg;
    
    always@(posedge clk or negedge resetn)
    begin
    	if(!resetn)
    		data_reg<={word_size{1'b0}};
    	else
    		data_reg<={data_reg[word_size-1:1],data_in};
    end
    
    assign data_out=data_reg[word_size-1];
    endmodule
    	
    

    在这里插入图片描述
    一、下面给出右移寄存器的正确写法与tb文件

    module shift#(parameter word_size=4)(
    	input clk,
    	input resetn,
    	input data_in,
    	output data_out);
    reg [word_size-1:0] data_reg;
    
    always@(posedge clk or negedge resetn)
    begin
    	if(!resetn)
    		data_reg<={word_size{1'b0}};
    	else
    		data_reg<={data_in,data_reg[word_size-1:1]};
    end
    
    assign data_out=data_reg[0];
    endmodule
    	
    
    
    module tb();
    reg data_in;
    reg clk;
    reg resetn;
    wire data_out;
    
    shift u1(
    	.clk(clk),
    	.resetn(resetn),
    	.data_in(data_in),
    	.data_out(data_out));
    
    initial
    begin
    	clk=0;
    	forever #(20/2) clk=~clk;
    end
    
    initial
    begin
    	resetn=0;
    	#(2*20) resetn=1;
    end
    
    initial
    	begin
    		#40;
    		#20 data_in=1;
    		#20 data_in=0;
    	end
    endmodule
    

    在这里插入图片描述
    二、左移寄存器的verilog代码

    module shift#(parameter word_size=4)(
    	input clk,
    	input resetn,
    	input data_in,
    	output data_out);
    reg [word_size-1:0] data_reg;
    
    always@(posedge clk or negedge resetn)
    begin
    	if(!resetn)
    		data_reg<={word_size{1'b0}};
    	else
    		data_reg<={data_reg[word_size-2:0],data_in};
    end
    
    assign data_out=data_reg[word_size-1];
    endmodule
    

    在这里插入图片描述
    三、使用并行输入,串行输出

    module shift#(parameter word_size=4)(
    	input clk,
    	input resetn,
    	input [word_size-1:0] data_in,
    	output data_out,
    	input en);
    reg [word_size-1:0] data_reg;
    
    always@(posedge clk or negedge resetn)
    begin
    	if(!resetn)
    		data_reg<={word_size{1'b0}};
    	else if(en)
    		data_reg<=data_in;
    	else
    		data_reg<={data_reg[0],data_reg[word_size-1:1]};		
    end
    
    assign data_out=data_reg[0];
    endmodule
    
    module tb();
    reg [4-1:0] data_in;
    reg clk;
    reg en;
    reg resetn;
    wire data_out;
    
    shift u1(
    	.clk(clk),
    	.resetn(resetn),
    	.data_in(data_in),
    	.data_out(data_out),
    	.en(en));
    
    initial
    begin
    	clk=0;
    	forever #(20/2) clk=~clk;
    end
    
    initial
    begin
    	resetn=0;
    	#(2*20) resetn=1;
    		en=1;
    		data_in=4'b1000;
    	#20     en=0;
    	
    end	
    endmodule
    

    在这里插入图片描述
    四、使用串行输入,并行输出

    module shift#(parameter word_size=4)(
    	input clk,
    	input resetn,
    	input data_in,
    	output [word_size-1:0] data_out,
    	input en);
    reg [word_size-1:0] data_reg;
    
    always@(posedge clk or negedge resetn)
    begin
    	if(!resetn)
    		data_reg<={word_size{1'b0}};
    	else if(en)
    		data_reg[0]<=data_in;
    	else
    		data_reg<={data_reg[0],data_reg[word_size-1:1]};		
    end
    
    assign data_out=data_reg;
    endmodule	
    

    五、并行输入,并行输出

    module shift #(parameter word_size=4)(
    					input load,
    					input clk,
    					input rst_n,
    					input [word_size-1:0] data_in,
    					output reg [word_size-1:0] data_out);
    always@(posedge clk or negedge rst_n)
    begin
    	if(!rst_n)
    		data_out<=4'b0000;
    	else if(load)
    		data_out<=data_in;
    end
    endmodule
    

    根据以上的移位寄存器我们可以得出一个通用的移位寄存器:

    module shift #(parameter word_size=4)(
    	input clk,
    	input rst_n,
    	input [1:0] s,//mode
    	input [word_size-1:0] data_in,
    	input MSB_in,// most significant bit
    	input LSB_in,// Least significant bit
    	output reg [word_size-1:0] data_out,
    	output MSB_out,
    	output LSB_out);
    always@(posedge clk or negedge rst_n)
    begin
    	if(!rst_n)
    		data_out<=4'b0000;
    	else
    	begin
    		case(s)
    		2'b00:data_out<=data_out;
    		2'b01:data_out<={data_out[word_size-2:0],LSB_in};  //LSB
    		2'b10:data_out<={MSB_in,data_out[word_size-1:1]}; //MSB
    		2'b11:data_out<=data_in;
    		endcase
    	end
    end
    
    assign MSB_out=data_out[word_size-1];
    assign LSB_out=data_out[0];
    
    endmodule
    
    module tb #(parameter word_size=4)();
    reg clk;
    reg rst_n;
    reg [1:0] s;
    reg [word_size-1:0] data_in;
    reg MSB_in;
    reg LSB_in;
    wire [word_size-1:0] data_out;
    wire MSB_out;
    wire LSB_out;
    
    shift u1(
    	.clk(clk),
    	.rst_n(rst_n),
    	.s(s),
    	.data_in(data_in),
    	.MSB_in(MSB_in),
    	.LSB_in(LSB_in),
    	.data_out(data_out),
    	.MSB_out(MSB_out),
    	.LSB_out(LSB_out));
    
    initial
    begin
    	clk=0;
    	forever #(20/2) clk=~clk;
    end
    
    task rst(input [31:0]rst_time);
    	begin
    		rst_n=0;
    		#rst_time rst_n=1;
    	end
    endtask
    
    initial
    begin
    	rst(60);
    	#40 s=01;
    	LSB_in=1;
    	#100 s=10;
    	MSB_in=1;
    	#100 s=11;
    	data_in=4'b1000;
    end
    endmodule
    

    在这里插入图片描述

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  • 根据移位数据的输入—输出方式,又可将它分为串行输入—串行输出、串行输入一并行输出、并行输入一串行输出和并行输入一并行输出四种电路结构。今天100唯尔教育小编就结合100唯尔教育《数字电子技术》VR仿...

    1c4e12d871bd0c942b13fe07f8d88122.png

    移位寄存器除了具有寄存数码的功能外,还具有移位功能,即在移位泳冲作用下,能够把寄存器中的数依次向右或向左移。它是一个同步时序逻辑电路,根据移位方向,常把它分成左移寄存器、右移寄存器和双向移位寄存器三种;根据移位数据的输入—输出方式,又可将它分为串行输入—串行输出、串行输入一并行输出、并行输入一串行输出和并行输入一并行输出四种电路结构。

    今天100唯尔教育小编就结合100唯尔教育《数字电子技术》VR仿真课程来介绍如何设计制作基于移位寄存器的流水灯电路。

    33107cf6e3434c785e3e6d64bdbdee47.png
    如何设计制作流水灯电路https://www.zhihu.com/video/1226887287897735168
    1. 认识电路

    4cc2c822b0af4a0580669d9d8d1cdd04.png

    图为100唯尔教育电路

    CD4060为14级二进制串行计数/分频器,电路利用十四位二进制串行计数/分频器和振荡器,CD4060中的振荡器产生一定频率的振荡脉冲,脉冲提供给74LS165的2脚和74LS164的8脚时钟端。

    1. 电路设计

    1.元件清单

    d18ccf61664df426992d1f6b667a9daf.png

    图为100唯尔教育元件清单

    2.元器件检测:检测相应的元器件

    3.电路安装:原则上元器件的安装布局可有多种方案,但是尽量要以简单合理的布局为依据。

    4.电路安装、焊接:可把所有元器件安装完成以后,统一焊接,也可以一个类型器件依次安装焊接。

    5.电路调试:电路通电之后,查看流水灯效果。

    1. 电路的组装

    1.首先插装芯片,完成后进行焊接。插装电阻并焊接,插装电容并焊接

    b5f30ca1bc5dc188a8ee356eaec763f2.png

    图为100唯尔教育插装芯片

    2.插装发光二极管,确定高度后焊接,焊接完毕后进行接线

    6fc91635b9911fd6d4d224dc75215997.png

    图为100唯尔教育接线

    3.通电调试,可以观察到电路呈流水灯的效果

    8468a967dc10c20497d7cbfb6a78eb5d.png

    图为100唯尔教通电调试

    4.观察流水灯效果以及相应的万用表测得的电压值变化

    0081851abc8f8cb82bbd44c6a809f4ec.png

    图为100唯尔教育万用表测电压

    以上,就是100唯尔教育关于移位寄存器的部分内容。

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  • 文章目录串行通信和并行通信并行通信串行通信:同步和异步串行通信可编程定时器8253定时方法8235功能引线和结构结构特点计数启动方式工作方式8253控制字8253的应用可编程并行接口8255特点与系统的连线结构工作方式...

    串行通信和并行通信

    并行通信

    特点:
    以数据字节或字为单位进行数据传送;
    适合近距离传送 ;
    对传送的信息不要求固定格式。
    分类
    输入和输出
    单向和双向
    简单接口和可编程接口
    数字和模拟

    串行通信:同步和异步

    同步通讯
    将若干个字符组成一个数据块,称为信息帧
    每帧的开始和结尾要设置控制信息,即同步信息。
    要求接收端和发送端采用统一时钟,即时钟频率和相位要保持一致,要求同时传送时钟。
    同步传输的位数不受限制,可以几十到几千个字节。
    通信中要求保持精确的同步时钟。成本高。

    异步通信:
    异步通讯即在每一时间单位仅传送一位信息。
    一个字符可以9-11位信息
    字符间的时间间隔不固定
    字符内的位和位的间隔时间固定
    允许收发双方不共用时钟,但通讯格式要一致,每接收一个信息都要与发送方重新同步一次。
    传送速率用波特率表示。

    串行通信

    特点:
    按位传送
    造价低,适合于远距离传送
    传送方式
    全双工
    半双工
    单工

    可编程定时器8253

    定时方法

    软件定时
    采用软件编程实现定时,通用灵活,容易实现。但仅适用于延时时间较短、重复次数有限的场合,否则占用CPU时间较长。
    硬件定时
    采用逻辑电路外接定时部件和电阻、电容来实现,通用性、灵活性差,若改变定时时间和计数的要求需调整电路参数。
    可编程定时/计数器
    定时/计数功能和范围可由编程来灵活设置,启动后,于CPU并行工作,不占CPU时间。如Intel公司的8253

    8235功能

    8253是Intel公司生产的16位可编程定时计数器。
    具有三个完全相同的独立的16位减法计数器
    计数时钟频率最高为2MHZ
    按BCD码和二进制方式预置初值并减1计数
    六种工作方式,通过编程设定或改变
    计数定时值可由CPU随时读取。

    引线和结构

    在这里插入图片描述
    在这里插入图片描述

    结构特点

    在这里插入图片描述在这里插入图片描述

    计数启动方式

    软启动:由程序指令启动。 CPU用输出指令向计数器写入初值后,如果GATE为1,就启动计数;计数初值也叫时间常数;
    硬件启动:由外部信号启动。写入初值后并不启动计数,门控信号GATE由低变高电平后,在CLK的下降沿开始计数;

    工作方式

    计数器启动的方法、OUT端输出波形、是否自动重复计数、GATE的控制作用、新写入计数初值对计数过程的影响等等的组合,构成8253的工作方式;
    8253一共有6种工作方式;
    在多数工作方式下,计数器每启动一次只工作一个周期;有两种工作方式可以进行自动重复计数;

    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述在这里插入图片描述在这里插入图片描述

    8253控制字

    在这里插入图片描述

    8253的应用

    与系统的连接
    初始化程序设计
    写入控制字
    置计数初值

    每一次启动计数,需有两次写操作:
    写控制字
    写计数器初值
    如果初值为8位字长,则一次写入;若初值为16位字长,则
    需两次写入
    每个计数器的控制命令字均送入控制寄存器
    各计数器的计数初值送到该计数器的计数寄存器及
    初值寄存器;

    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述

    可编程并行接口8255

    特点

    在这里插入图片描述

    与系统的连线

    在这里插入图片描述

    结构

    工作方式

    基本输入/输出方式(方式0)
    选通工作方式(方式1)
    双向传送方式(方式2)

    方式0
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    方式1

    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
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    在这里插入图片描述
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    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    方式2
    双向输入输出方式
    可以既作为输入口,又作为输出口。
    只有A端口可工作在方式2下

    在这里插入图片描述
    应用:
    可使A端口作为双向端口所有
    用于中断控制方式
    当A口工作于方式2时:
    B口可工作于方式1
    此时C口的所有位都用作选通控制信号的输入输出
    B口也可工作于方式0
    此时C口的剩余位也可工作于方式0

    方式控制字以及位控制字

    方式控制字:
    用于确定3个端口的工作方式及数据传送方向;

    位控制字:
    仅用于C端口
    可设置C口某位的初始状态(为高电平或低电平)
    当其工作于方式0下且作为输出口时,一般需要对作为输出的位设置初始状态(即初始化)
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    8255芯片的应用

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  • 如果液晶显示器的8位数据线与单片机采用并行接口的话,数据线就占用了8位,再加上其他的一些控制线,将占用较多的I/O口线,因此在很多仪器仪表的应用中,将液晶显示器的8位数据线与单片机通过串行输入并行输出器件...
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  • 16位2级流水灯加法器

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并行输入串行输出电路结构