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  • 异步时序逻辑电路设计部分停留了好些时候, 思维一度陷入混乱, 但最终还是坚持了下来, 并找到了一种设计异步时序逻辑电路的方法. 这里肯定会有很多朋友问道, 既然已经掌握了同步时序逻辑电路的设计方法, 且同步时序...

           在异步时序逻辑电路设计部分停留了好些时候, 思维一度陷入混乱, 但最终还是坚持了下来, 并找到了一种设计异步时序逻辑电路的方法. 这里肯定会有很多朋友问道, 既然已经掌握了同步时序逻辑电路的设计方法, 且同步时序逻辑电路比异步时序逻辑电路少了一段级联变化的时间, 那么为什么不用同步时序逻辑电路来设计呢? 由于我报考的院校在初试中考察异步时序逻辑电路的设计知识, 所以我只能花大段时间彻底弄懂异步时序逻辑电路的设计了. 好了闲话不多说, 下面我将为大家详细讲解异步十进制加法计数器的设计方法.

           第一步, 和同步时序逻辑电路的设计套路一样, 列十进制加法计数器的状态表:

            第二步, 将状态表转换为时序图, 并从中找Q3、Q2、Q1和Q0的变化规律:

    从时序图中可以看出, 只要系统时钟迎来上升沿时刻, Q0的状态就发生变化; Q1变化在Q0的下降沿处, Q2变化在Q0的下降沿处, Q3也变化在Q0的下降沿处——确定时钟关系 CP0=CP, CP1=CP2=CP3=Q0n'.

            第三步, 根据得到的时钟方程, 修改状态表:

    当系统上升沿到来时, CP0既有效, 所以CP0=1; 由 CP1=CP2=CP3=Q0n', 当Q0由1->0(下降沿)时, CP1、CP2和CP3才有效. 对于无效时钟的次态, 用×来代替之前的数值. 

            第四步, 根据修改后的状态表, 绘制状态激励表:

    根据D触发器的特性方程Q^(n+1)=D, 将修改后的状态表变换为下面的状态激励表(只需将Q3^(n+1)、Q2^(n+1)、Q1^(n+1)和Q0^(n+1)改为D3、D2、D1和D0即可).

            第五步, 根据绘制的状态激励表, 求输出方程和状态激励方程:

    用卡诺图化简的方式, 求得 D0=Q0n', D1=Q3n'·Q1n', D2=Q2n异或Q1n, D3=Q2n·Q1n, Y=Q3n·Q1n.

            第六步, 求次态方程:

    Q3^(n+1)=D3=Q2n·Q1n, Q0下降沿时刻有效;

    Q2^(n+1)=D2=Q2n异或Q1n, Q0下降沿时刻有效;

    Q1^(n+1)=D1=Q3n'·Q1n', Q0下降沿时刻有效; 

    Q0^(n+1)=D0=Q0n', 系统时钟CP上升沿时刻有效.

            第七步, 根据次态方程, 求无效状态的次态:

    将无效状态1010、1011、1100、1101、1110和1111代入求出的次态方程中, 得: 

            第八步, 检查电路的自启动功能:

    根据求出的无效状态的次态, 可以得到 1010->1011->0100, 1100->1101->0100, 1111->1000, ∴电路具备自启动功能.

            第九步, 绘制电路的逻辑图:

    和同步时序逻辑电路一样, 将四个触发器水平依次排开: 低位在左, 高位在右. 根据D3、D2、D1和D0的表达式来接线(D3对应#3触发器, D2对应2#触发器, D1对应1#触发器, D0对应0#触发器). 和同步时序逻辑电路不同的是, 要根据每个触发器的时钟方程来接时钟信号线: CP0=CP->0#触发器的CLK引脚接到系统信号线; CP1=Q0n'->1#触发器的CLK引脚接到0#触发器的Q'端; CP2=Q0n'->2#触发器的CLK引脚接到0#触发器的Q'端; CP3=Q0n'->3#触发器的CLK引脚接到0#触发器的Q'端.

             肯定有朋友会提问道, 看时序图确定每个触发器的时钟方程, 多个人眼中的规律可能是不同的, 那么有标准答案吗: 对于这个问题, 我用异步十进制加法计数器(也就是该电路)做了实验. 在这份设计中, 我做出"Q0变化在系统时钟CP的上升沿时刻, Q1变化在Q0的下降沿时刻, Q2变化在Q0的下降沿时刻, Q3变化在Q0的下降沿时刻"的判断: 在课本中, 作者做出的是"Q0变化在系统时钟CP的上升沿时刻, Q1变化在Q0的下降沿时刻, Q2变化在Q1的下降沿时刻, Q3变化在Q0的下降沿时刻"的判断, 相应得到的时钟方程为 CP0=CP. CP1=CP3=Q0n', CP2=Q1n', 显然CP2和这份设计中的结论不同. 我用multisim7验证了这两种判断, 发现它们都是正确的. 所以, 我们可以说, 对同一异步时序逻辑电路的设计, 时钟方程无标准答案.

            也会有朋友问到, 为什么我用的是JK触发器而给出的激励方程用的是D, 这是因为我将JK触发器改造成了D触发器(J=D, K'=D). 具体的分析步骤为 Q^(n+1)=D=D(Qn+Qn')=D·Qn+D·Qn'=J·Qn'+K'·Qn, 所以J=D, K'=D, 即J=K'=D. mutisim7中提供74107N和74109N, 二者都为JK触发器, 区别大致有两点: ①74107N为下降沿触发的触发器, 74109N为上升沿触发的触发器, ②74107N的两个激励信号为J和K, 74109N的两个激励信号为J和K'(可能是因为multisim7中未提供上升沿触发的D触发器, 只提供了下降沿触发的7474N, 而74109N的存在正是为了弥补这一缺憾).

            最后, 要注意到这里统一使用上升沿触发的JK触发器, 课本上也是这样设计的, 该设计方法也只适用于上升沿触发的触发器(在后续的博客中, 我会讲解如何将统一使用上升沿触发的触发器的异步时序逻辑电路改造成统一使用下降沿触发的触发器的异步时序逻辑电路).

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  • 异步时序逻辑电路

    2013-11-22 01:06:47
    数字逻辑的第六章异步时序逻辑电路PPT,6.2 脉冲异步时序电路 6.2.2 脉冲异步时序逻辑电路的分析 图文详解
  • 异步时序逻辑电路例题,异步时序逻辑电路的设计与分析例题,从而简化异步时序逻辑电路的分析与设计。
  • 异步时序逻辑电路.zip

    2019-11-14 09:12:45
    该压缩文件中包含11个异步时序逻辑电路, 均为本人设计. 读者可通过电路源文件与本人博客中的解析, 完整地学习这部分的设计.
  • 触发器是构成时序逻辑电路的基本元件,根据各级触发器时钟端的连接方式,可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序电路中,各触发器的时钟端全部连接到同一个时钟源上,统一受系统时钟...

    触发器是构成时序逻辑电路的基本元件,根据各级触发器时钟端的连接方式,可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序电路中,各触发器的时钟端全部连接到同一个时钟源上,统一受系统时钟的控制,因此各级触发器的状态变化是同时的。在异步时序逻辑电路中,各触发器的时钟信号是分散连接的,因此触发器的状态变化不是同时进行的。

    同步时序逻辑电路

    从构成方式来讲,同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。从电路行为上,同步电路的时序电路公用同一个时钟,而所有的时钟变化都是在时钟的上升沿(或下降沿)完成的。
    同步逻辑是时钟之间存在固定因果关系的逻辑,所有时序逻辑都是在同源时钟控制下运行。注意,在用Verilog HDL实现时,并不要求是同一时钟,而是同源时钟。所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方,且初相位相同的时钟。

    异步时序逻辑电路

    异步时序逻辑电路,顾名思义就是电路的工作节奏不一致,不存在单一的主控时钟,主要是用于产生地址译码七、FIFO和异步RAM的读写控制信号脉冲。除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路状态改变完全有外部输入的变化直接引起。由于异步电路没有统一的时钟,状态变化的时刻是不稳定的,通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化,以避免输入信号之间的竞争冒险。
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  • 数字逻辑电路里我觉得最难的一章中的异步时序逻辑电路,在该资源中有许多经典的例题和解题思路、分析方法等等,是一个不错的资源!!!
  • 在10.28日的博客中讲述了如何设计异步十进制加法计数器, 这里我们再以异步十六进制加法计数器的设计, 加深对异步时序逻辑电路设计思路的理解. 设计方案1: 第一步, 和同步时序逻辑电路的设计套路一样, 列十六进制...

           在10.28日的博客中讲述了如何设计异步十进制加法计数器, 这里我们再以异步十六进制加法计数器的设计, 加深对异步时序逻辑电路设计思路的理解.

           设计方案1:

           第一步, 和同步时序逻辑电路的设计套路一样, 列十六进制加法计数器的状态表:

           第二步, 将状态表转换为时序图, 并从中找出Q0、Q1、Q2和Q3的变化规律:

    从时序图中可以看出, 只要系统时钟迎来上升沿, Q0的状态就会变化; Q1变化在Q0的下降沿处, Q2变化在Q1的下降沿处, Q3变化在Q2的下降沿处. 根据这里的分析, 得到时钟方程 CP0=CP, CP1=Q0n', CP2=Q1n', CP3=Q2n'.

           第三步, 根据时钟方程修改状态表:

           第四步, 根据修改后的状态表, 绘制状态激励表(统一选择上升沿触发的D触发器):

            第五步, 根据绘制的状态激励表, 求输出方程和状态激励方程:

    用卡诺图化简的方式, 求得 D0=Q0n', D1=Q1n', D2=Q2n', D3=Q3n', Y=Q3n·Q2n·Q1n·Q0n.

            第六步, 求次态方程:

            Q3^(n+1)=D3=Q3n', Q2下降沿时有效;

            Q2^(n+1)=D2=Q2n', Q1下降沿时有效;

            Q1^(n+1)=D1=Q1n', Q0下降沿时有效;

            Q0^(n+1)=D0=Q0n', 系统时钟CP上升沿时有效.

            (由于电路设计采用全编码方案, 故电路不需验证自启动功能)

            第七步, 绘制电路的逻辑图:

            从该电路的设计思路来看, 我们可以发现, 对异步时序逻辑电路的设计也是成体系的: 只要掌握好设计流程, 那么设计异步时序逻辑电路就不再是件难事. 

            之前我在博客中提到过, 对异步时序逻辑电路时钟的选择不是唯一的, 即还有别的选择方案. 在异步十进制加法计数器的设计描述中, 我提到了这一问题, 但没有拿出篇幅来向大家验证. 下面我将会以另一种时钟的选择对异步十六进制加法计数器进行设计.

            设计方案2:

            第一步, 列十六进制计数器的状态表:

            第二步, 将状态表转换为时序图, 并从中找出Q0、Q1、Q2和Q3的变化规律:

    从时序图中可以看出, Q0变化在系统时钟CP的上升沿处, Q1变化在Q0的下降沿处, Q2变化在Q0的下降沿处, Q3变化在Q0的下降沿处. 由这里的分析, 得时钟方程 CP0=CP, CP1=CP2=CP3=Q0n'.

            第三步, 根据时钟方程修改状态表:

            第四步, 根据修改后的状态表绘制状态激励表:

            第五步, 根据绘制的状态激励表求输出方程和状态激励方程:

    用卡诺图化简的方式, 求得 D0=Q0n', D1=Q1n', D2=Q2n异或Q1n, D3=Q3n·Q1n'+Q3n·Q2n'+Q3n'·Q2n·Q1n, Y=Q3n·Q2n·Q1n·Q0n.

            第六步, 求次态方程:

            Q3^(n+1)=D3=Q3n·Q1n'+Q3n·Q2n'+Q3n'·Q2n·Q1n, Q0下降沿处有效;

            Q2^(n+1)=D2=Q2n异或Q1n, Q0下降沿处有效;

            Q1^(n+1)=D1=Q1n', Q0下降沿处有效;

            Q0^(n+1)=D0=Q0n', 系统时钟CP上升沿有效.

            (由于电路采用全编码设计方案, 故不需验证电路的自启动功能)

            第七步, 绘制电路逻辑图:

            从上述两种设计方案中可以再次印证"异步时序逻辑电路时钟的选择不唯一"这一观点. 

            大家应对上述设计用例仔细推敲, 以掌握异步时序逻辑电路的设计方法.

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  • 异步时序逻辑电路的设计,数字电路实验,华中科技大学
  • 脉冲异步时序电路和同步时序电路有两个共同的特点:  ● 电路状态的转换是在脉冲作用下实现的。  在同步时序电路中尽管输入信号可以是电平信号或者脉冲信号,但电路的状态转换受统一的时钟脉冲控制;脉冲异步...
  • 一、异步时序逻辑电路特点及分类 1.特点:没有统一时钟脉冲信号,电路状态的改变是外部输入信号变化直接作用的结果; 在状态转移过程中,各存储部件的状态变化发生不同步,不同状态维持时间也不一定相同; 在研究...

    一、异步时序逻辑电路特点及分类

        1.特点:没有统一时钟脉冲信号,电路状态的改变是外部输入信号变化直接作用的结果;

                     在状态转移过程中,各存储部件的状态变化发生不同步,不同状态维持时间也不一定相同;

                      在研究时,无论输入信号是脉冲信号还是电平信号,对其变化过程均有一定影响;

        2.分类:

                   输入信号形式:脉冲异步时序逻辑电路,储存器由触发器组成;输入信号为脉冲信号;

                                          电平异步时序逻辑电路,存储电路由延迟元件组成,通过延迟加反馈实现记忆功能,输入信号为电平

                   输出是否与输入相关:Mearly,Moore

    二、脉冲异步时序逻辑电路

           1.输入脉冲信号必须满足的约束条件:

                   输入脉冲的宽度,必须保证触发器可靠翻转;

                   输入脉冲间隔,必须保证前一个脉冲引起的电路响应完全结束后,后一个脉冲才能到来;

                   不允许在两个及以上输入端同时出现脉冲。

                                       Mealy型电路输出信号通常是脉冲信号;Moore型电路输出信号是电平信号。

            2.脉冲异步时序逻辑电路分析:

                   写出电路的输出函数和激励函数的表达式;

                   列出电路次态真值表或次态方程组;

                   列出状态表和状态图;

                   画出时间图,并用文字描述电路逻辑功能。

                                   当存储元件为时钟控制器,应将触发器的时钟控制端作为激励函数处理;

                                   仅当时钟端由脉冲作用时,才根据触发器输入输出确定状态转移方向,否则触发器状态不变;

                                   对于n个输入端的一位输入,只需考虑各自单独出现脉冲n种情况;

             3.脉冲异步时序逻辑电路的设计

                     一般步骤与同步时序逻辑电路设计步骤大体相同;

                    应当注意:若有多个输入信号时,只需考虑多个输入信号中仅一个为1的情况;

                                      存储电路采用时钟控制端触发器时,触发器的时钟端时作为激励函数处理的

                                      


     三、电平异步时序逻辑电路

            1.电路特点:

                      电路的输出和状态的改变是由输入信号的改变直接引起的,工作速度快;

                      电路的二次状态与激励状态仅仅相差一个时间延迟,即二次状态y是一个时间延迟后激励状态的“重现”

                       输入信号的一次变化可能引起二次状态的多变化。

             2.输入信号的约束条件:

                      不允许两个及以上输入信号同时发生变化;

                      输入信号的变化引起的电路响应必须完全结束后,才允许输入信号再次变化;

             3.电平异步时序逻辑电路的描述方法:

                      流程表:反映电路输出信号、激励状态与电路输入信号、二次状态之间的关系;

                                        


                          总态:电路输入和二次状态的组合,(x,y)。

                          总态图:反映稳定总态之间的转移关系及相应输入的有向图;

            4.电平异步逻辑电路分析

                        根据逻辑电路图写出输出函数和激励函数表达式;

                        做出流程表;

                        作出总态图;

                        说明电路的功能;

             5.电平异步逻辑电路的竞争:

                        当输入信号变化引起两个或以上状态量发生变化,由于各反馈回路延迟时间不同,使状态量的变化有先后顺序而导致不同状态响应过程的现象。

                         非临界竞争:竞争的结果最终能到达预定的稳态

                          临界竞争:竞争的结果可能使电路到达不同的稳态

                                             

                                                                     

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异步时序逻辑电路上升沿