精华内容
下载资源
问答
  • 异步时序逻辑电路设计部分停留了好些时候, 思维一度陷入混乱, 但最终还是坚持了下来, 并找到了一种设计异步时序逻辑电路的方法. 这里肯定会有很多朋友问道, 既然已经掌握了同步时序逻辑电路的设计方法, 且同步时序...

           在异步时序逻辑电路设计部分停留了好些时候, 思维一度陷入混乱, 但最终还是坚持了下来, 并找到了一种设计异步时序逻辑电路的方法. 这里肯定会有很多朋友问道, 既然已经掌握了同步时序逻辑电路的设计方法, 且同步时序逻辑电路比异步时序逻辑电路少了一段级联变化的时间, 那么为什么不用同步时序逻辑电路来设计呢? 由于我报考的院校在初试中考察异步时序逻辑电路的设计知识, 所以我只能花大段时间彻底弄懂异步时序逻辑电路的设计了. 好了闲话不多说, 下面我将为大家详细讲解异步十进制加法计数器的设计方法.

           第一步, 和同步时序逻辑电路的设计套路一样, 列十进制加法计数器的状态表:

            第二步, 将状态表转换为时序图, 并从中找Q3、Q2、Q1和Q0的变化规律:

    从时序图中可以看出, 只要系统时钟迎来上升沿时刻, Q0的状态就发生变化; Q1变化在Q0的下降沿处, Q2变化在Q0的下降沿处, Q3也变化在Q0的下降沿处——确定时钟关系 CP0=CP, CP1=CP2=CP3=Q0n'.

            第三步, 根据得到的时钟方程, 修改状态表:

    当系统上升沿到来时, CP0既有效, 所以CP0=1; 由 CP1=CP2=CP3=Q0n', 当Q0由1->0(下降沿)时, CP1、CP2和CP3才有效. 对于无效时钟的次态, 用×来代替之前的数值. 

            第四步, 根据修改后的状态表, 绘制状态激励表:

    根据D触发器的特性方程Q^(n+1)=D, 将修改后的状态表变换为下面的状态激励表(只需将Q3^(n+1)、Q2^(n+1)、Q1^(n+1)和Q0^(n+1)改为D3、D2、D1和D0即可).

            第五步, 根据绘制的状态激励表, 求输出方程和状态激励方程:

    用卡诺图化简的方式, 求得 D0=Q0n', D1=Q3n'·Q1n', D2=Q2n异或Q1n, D3=Q2n·Q1n, Y=Q3n·Q1n.

            第六步, 求次态方程:

    Q3^(n+1)=D3=Q2n·Q1n, Q0下降沿时刻有效;

    Q2^(n+1)=D2=Q2n异或Q1n, Q0下降沿时刻有效;

    Q1^(n+1)=D1=Q3n'·Q1n', Q0下降沿时刻有效; 

    Q0^(n+1)=D0=Q0n', 系统时钟CP上升沿时刻有效.

            第七步, 根据次态方程, 求无效状态的次态:

    将无效状态1010、1011、1100、1101、1110和1111代入求出的次态方程中, 得: 

            第八步, 检查电路的自启动功能:

    根据求出的无效状态的次态, 可以得到 1010->1011->0100, 1100->1101->0100, 1111->1000, ∴电路具备自启动功能.

            第九步, 绘制电路的逻辑图:

    和同步时序逻辑电路一样, 将四个触发器水平依次排开: 低位在左, 高位在右. 根据D3、D2、D1和D0的表达式来接线(D3对应#3触发器, D2对应2#触发器, D1对应1#触发器, D0对应0#触发器). 和同步时序逻辑电路不同的是, 要根据每个触发器的时钟方程来接时钟信号线: CP0=CP->0#触发器的CLK引脚接到系统信号线; CP1=Q0n'->1#触发器的CLK引脚接到0#触发器的Q'端; CP2=Q0n'->2#触发器的CLK引脚接到0#触发器的Q'端; CP3=Q0n'->3#触发器的CLK引脚接到0#触发器的Q'端.

             肯定有朋友会提问道, 看时序图确定每个触发器的时钟方程, 多个人眼中的规律可能是不同的, 那么有标准答案吗: 对于这个问题, 我用异步十进制加法计数器(也就是该电路)做了实验. 在这份设计中, 我做出"Q0变化在系统时钟CP的上升沿时刻, Q1变化在Q0的下降沿时刻, Q2变化在Q0的下降沿时刻, Q3变化在Q0的下降沿时刻"的判断: 在课本中, 作者做出的是"Q0变化在系统时钟CP的上升沿时刻, Q1变化在Q0的下降沿时刻, Q2变化在Q1的下降沿时刻, Q3变化在Q0的下降沿时刻"的判断, 相应得到的时钟方程为 CP0=CP. CP1=CP3=Q0n', CP2=Q1n', 显然CP2和这份设计中的结论不同. 我用multisim7验证了这两种判断, 发现它们都是正确的. 所以, 我们可以说, 对同一异步时序逻辑电路的设计, 时钟方程无标准答案.

            也会有朋友问到, 为什么我用的是JK触发器而给出的激励方程用的是D, 这是因为我将JK触发器改造成了D触发器(J=D, K'=D). 具体的分析步骤为 Q^(n+1)=D=D(Qn+Qn')=D·Qn+D·Qn'=J·Qn'+K'·Qn, 所以J=D, K'=D, 即J=K'=D. mutisim7中提供74107N和74109N, 二者都为JK触发器, 区别大致有两点: ①74107N为下降沿触发的触发器, 74109N为上升沿触发的触发器, ②74107N的两个激励信号为J和K, 74109N的两个激励信号为J和K'(可能是因为multisim7中未提供上升沿触发的D触发器, 只提供了下降沿触发的7474N, 而74109N的存在正是为了弥补这一缺憾).

            最后, 要注意到这里统一使用上升沿触发的JK触发器, 课本上也是这样设计的, 该设计方法也只适用于上升沿触发的触发器(在后续的博客中, 我会讲解如何将统一使用上升沿触发的触发器的异步时序逻辑电路改造成统一使用下降沿触发的触发器的异步时序逻辑电路).

    展开全文
  • 异步时序逻辑电路例题,异步时序逻辑电路设计与分析例题,从而简化异步时序逻辑电路的分析与设计
  • 一、异步时序逻辑电路特点及分类 1.特点:没有统一时钟脉冲信号,电路状态的改变是外部输入信号变化直接作用的结果; 在状态转移过程中,各存储部件的状态变化发生不同步,不同状态维持时间也不一定相同; 在研究...

    一、异步时序逻辑电路特点及分类

        1.特点:没有统一时钟脉冲信号,电路状态的改变是外部输入信号变化直接作用的结果;

                     在状态转移过程中,各存储部件的状态变化发生不同步,不同状态维持时间也不一定相同;

                      在研究时,无论输入信号是脉冲信号还是电平信号,对其变化过程均有一定影响;

        2.分类:

                   输入信号形式:脉冲异步时序逻辑电路,储存器由触发器组成;输入信号为脉冲信号;

                                          电平异步时序逻辑电路,存储电路由延迟元件组成,通过延迟加反馈实现记忆功能,输入信号为电平

                   输出是否与输入相关:Mearly,Moore

    二、脉冲异步时序逻辑电路

           1.输入脉冲信号必须满足的约束条件:

                   输入脉冲的宽度,必须保证触发器可靠翻转;

                   输入脉冲间隔,必须保证前一个脉冲引起的电路响应完全结束后,后一个脉冲才能到来;

                   不允许在两个及以上输入端同时出现脉冲。

                                       Mealy型电路输出信号通常是脉冲信号;Moore型电路输出信号是电平信号。

            2.脉冲异步时序逻辑电路分析:

                   写出电路的输出函数和激励函数的表达式;

                   列出电路次态真值表或次态方程组;

                   列出状态表和状态图;

                   画出时间图,并用文字描述电路逻辑功能。

                                   当存储元件为时钟控制器,应将触发器的时钟控制端作为激励函数处理;

                                   仅当时钟端由脉冲作用时,才根据触发器输入输出确定状态转移方向,否则触发器状态不变;

                                   对于n个输入端的一位输入,只需考虑各自单独出现脉冲n种情况;

             3.脉冲异步时序逻辑电路的设计

                     一般步骤与同步时序逻辑电路设计步骤大体相同;

                    应当注意:若有多个输入信号时,只需考虑多个输入信号中仅一个为1的情况;

                                      存储电路采用时钟控制端触发器时,触发器的时钟端时作为激励函数处理的

                                      


     三、电平异步时序逻辑电路

            1.电路特点:

                      电路的输出和状态的改变是由输入信号的改变直接引起的,工作速度快;

                      电路的二次状态与激励状态仅仅相差一个时间延迟,即二次状态y是一个时间延迟后激励状态的“重现”

                       输入信号的一次变化可能引起二次状态的多变化。

             2.输入信号的约束条件:

                      不允许两个及以上输入信号同时发生变化;

                      输入信号的变化引起的电路响应必须完全结束后,才允许输入信号再次变化;

             3.电平异步时序逻辑电路的描述方法:

                      流程表:反映电路输出信号、激励状态与电路输入信号、二次状态之间的关系;

                                        


                          总态:电路输入和二次状态的组合,(x,y)。

                          总态图:反映稳定总态之间的转移关系及相应输入的有向图;

            4.电平异步逻辑电路分析

                        根据逻辑电路图写出输出函数和激励函数表达式;

                        做出流程表;

                        作出总态图;

                        说明电路的功能;

             5.电平异步逻辑电路的竞争:

                        当输入信号变化引起两个或以上状态量发生变化,由于各反馈回路延迟时间不同,使状态量的变化有先后顺序而导致不同状态响应过程的现象。

                         非临界竞争:竞争的结果最终能到达预定的稳态

                          临界竞争:竞争的结果可能使电路到达不同的稳态

                                             

                                                                     

    展开全文
  • 异步时序逻辑电路设计,数字电路实验,华中科技大学
  • 异步时序逻辑电路.zip

    2019-11-14 09:12:45
    该压缩文件中包含11个异步时序逻辑电路, 均为本人设计. 读者可通过电路源文件与本人博客中的解析, 完整地学习这部分的设计.
  • 异步时序逻辑电路的分析

    千次阅读 2020-04-05 09:24:08
    异步时序电路中,特性方程为 表示时钟沿有效 表示时钟沿无效 将激励方程待物特性方程就会得到状态方程

    在这里插入图片描述
    在这里插入图片描述

    异步时序电路中,特性方程为
    在这里插入图片描述
    在这里插入图片描述
    表示时钟沿有效
    在这里插入图片描述
    表示时钟沿无效

    将激励方程待物特性方程就会得到状态方程

    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述

    展开全文
  • 脉冲异步时序电路和同步时序电路有两个共同的特点:  ● 电路状态的转换是在脉冲作用下实现的。  在同步时序电路中尽管输入信号可以是电平信号或者脉冲信号,但电路的状态转换受统一的时钟脉冲控制;脉冲异步...
  • 随着计算机技术的发展, 电子电路设计与分析方法发生了重大变革, 可以通过计算机辅助分析和仿真技术来完成。EDA 技术是在电子CAD 技术基础上发展起来的通用软件系统, 是指以计算机为工作平台, 融合了应用电子...
  • 时序逻辑电路,D触发器,JK触发器构成的异步加法器,同步加法器,异步减法器。Multisim仿真电路,里面包含三个电路。
  • 触发器是构成时序逻辑电路的基本元件,根据各级触发器时钟端的连接方式,可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序电路中,各触发器的时钟端全部连接到同一个时钟源上,统一受系统时钟...
  • 同步时序逻辑与异步时序逻辑

    千次阅读 2019-07-13 16:38:46
    同步时序逻辑:是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。...异步时序逻辑:是指触发条件由多个控制因素组成,任何一个因素的跳变都...
  • 9、时序逻辑电路设计描述技巧

    千次阅读 2019-11-10 15:25:14
    时序逻辑电路设计描述技巧 目录 时序逻辑电路设计描述技巧 9.1、时序逻辑电路的特点和基本单元 (1)特点 (2)基本存储单元 9.2、常见时序逻辑电路的描述 (1)计数器 (2)时钟分频器 (3)通用移位...
  • 数字逻辑电路里我觉得最难的一章中的异步时序逻辑电路,在该资源中有许多经典的例题和解题思路、分析方法等等,是一个不错的资源!!!
  • 异步时序逻辑电路不存在统一的时钟,触发条件由多个控制因素组成,任何一个因素的跳变都可以触发寄存器的变化。 异步逻辑是指各时钟之间没有固定的因果关系逻辑。 比如有些触发器的时钟输入端与时钟脉冲源相连,...
  • 异步时序逻辑电路

    2013-11-22 01:06:47
    数字逻辑的第六章异步时序逻辑电路PPT,6.2 脉冲异步时序电路 6.2.2 脉冲异步时序逻辑电路的分析 图文详解
  • 在10.28日的博客中讲述了如何设计异步十进制加法计数器, 这里我们再以异步十六进制加法计数器的设计, 加深对异步时序逻辑电路设计思路的理解. 设计方案1: 第一步, 和同步时序逻辑电路的设计套路一样, 列十六进制...
  • 本文研究了MSI可编程计数器改变应用方向的逻辑修改方法及时序逻辑电路设计技术。  1 基本原理  74LSl61是可编程中规模同步4位二进制加法计数器,图1为其图形符号。其中,Q3,Q2,Q1,Q0为计数状态输出端;C为...
  • 典型的同步逻辑电路如下: 上面只是对同步逻辑狭隘的定义,广义的概念:允许数字电路中有多个时钟,但是这些时钟具有下面条件之一: 这些时钟之间有着固定的因果关系; 他们所驱动的记忆单元在电路上是完全隔离的 ...
  • 组合逻辑电路&时序逻辑电路

    千次阅读 2019-06-19 19:23:39
    逻辑电路根据是否包含记忆元件,分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件,某时间点的输出(逻辑函数值)仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中,...
  • 文章目录B 时序逻辑电路的分析B.a 同步时序逻辑电路分析B.b 异步时序逻辑电路分析 B 时序逻辑电路的分析 所谓“分析”——即找出给定时序电路的逻辑功能。 B.a 同步时序逻辑电路分析 同步时序电路分析的“核心”——...
  • 文章目录 实验二 组合逻辑电路设计实验报告 实验三 时序逻辑电路设计实验报告 实验二 组合逻辑电路设计实验报告 一、实验目的 1.加深理解组合逻辑电路的工作原理。 2.掌握组合逻辑电路的设计方法。 3.掌握组合逻辑...
  • 时序逻辑电路设计与分析

    千次阅读 多人点赞 2020-03-26 16:58:57
    1.时序逻辑电路的基本结构与分类 1.1时序电路的基本结构 时序电路的基本结构如下图所示,它由
  • 时序逻辑电路设计___计数器

    千次阅读 2020-04-29 16:46:25
    实验目的: 以计数器为例学会简单的时序逻辑电路设计 实验平台: FPGA开发板 实验原理 时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入,还与前一时刻输入 形成的状态有关。这跟组合逻辑电路相反,组合...
  • 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和 “完成”信号使之同步。由于异步电路具有下列优点--无时钟...
  • verilog之时序逻辑电路(附代码)

    千次阅读 2020-12-01 17:54:20
    刚学前端设计的时候,听到的就是组合逻辑、时序逻辑,很重要!但是究竟有什么用?到底怎么体现,没有多少老师可以明确指出来,当自己看的东西多了,就可以理解了,甚至可以得出自己的范式。 到目前为止,要想掌握...
  • 同步时序电路异步时序电路

    万次阅读 2018-03-18 17:34:19
    同步时序电路异步时序电路的区别: 简而言之:  同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。  异步电路电路没有统一的时钟...
  • 数字电路-时序逻辑电路

    千次阅读 2020-03-04 17:25:50
    本节将系统介绍时序逻辑电路的工作方法和分析方法、设计方法。首先,概要地讲述了时序逻辑电路在逻辑功能和电路结构上的特点,并详细介绍了分析时序逻辑电路的具体方法和步骤。然后分别介绍了移位寄存器、计数器、...
  • 时序逻辑电路

    2021-07-22 00:30:24
    数字电路根据逻辑功能的不同特点,可以分成两大类,一类叫组合逻辑电路(简称组合电路),另一类叫做时序逻辑电路(简称时序电路)。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来...

空空如也

空空如也

1 2 3 4 5 ... 20
收藏数 7,192
精华内容 2,876
关键字:

异步时序逻辑电路设计