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  • (15)Vivado时钟组约束异步时钟
    2022-03-21 00:03:33

    (15)Vivado时钟组约束异步时钟域

    1 文章目录

    1)文章目录

    2)时序约束引言

    3)FPGA时序约束课程介绍

    4)Vivado时钟组约束异步时钟域

    5)技术交流

    6)参考资料

    2 时序约束引言

    1)什么是静态时序分析?

    通俗来说:在输入信号到输出信号中,因为经过的传输路径、寄存器、门电路等器件的时间,这个时间就是时序。开发工具不知道我们路径上的要求,我们通过时序约束来告诉开发工具,根据要求,重新规划,从而实现我们的时序要求,达到时序的收敛。

    2)什么是时序收敛?

    一个好的FPGA设计一定是包含两个层面:良好的代码风格和合理的约束。时序约束作为FPGA设计中不可或缺的一部分,已发挥着越来越重要的作用。毋庸置疑,时序约束的最终目的是实现时序收敛。时序收敛作为 FPGA设计的重要验证手段之一,是保证FPGA正常工作的必要条件。那么当时序无法收敛时我们应该采取怎样的措施呢?

    3 FPGA时序约束课程介绍

    1)FPGA时序基本约束方法;

    2)建立时间;

    3)保持时间;

    4)亚稳态;

    5)周期约束;

    6)输入输出延迟约束方法;

    7)时序例外约束方法;

    8)异步时钟约束方法;

    9)时钟服用约束方法;

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    (10)Vivado 异步时钟约束

    1 文章目录

    1)文章目录

    2)时序约束引言

    3)FPGA时序约束课程介绍

    4)Vivado 异步时钟约束

    5)技术交流

    6)参考资料

    2 时序约束引言

    1)什么是静态时序分析?

    通俗来说:在输入信号到输出信号中,因为经过的传输路径、寄存器、门电路等器件的时间,这个时间就是时序。开发工具不知道我们路径上的要求,我们通过时序约束来告诉开发工具,根据要求,重新规划,从而实现我们的时序要求,达到时序的收敛。

    2)什么是时序收敛?

    一个好的FPGA设计一定是包含两个层面:良好的代码风格和合理的约束。时序约束作为FPGA设计中不可或缺的一部分,已发挥着越来越重要的作用。毋庸置疑,时序约束的最终目的是实现时序收敛。时序收敛作为 FPGA设计的重要验证手段之一,是保证FPGA正常工作的必要条件。那么当时序无法收敛时我们应该采取怎样的措施呢?

    3 FPGA时序约束课程介绍

    1)FPGA时序基本约束方法;

    2)建立时间;

    3)保持时间;

    4)亚稳态;

    5)周期约束;

    6)输入输出延迟约束方法;

    7)时序例外约束方法;

    8)异步时钟约束方法;

    9)时钟服用约束方法;

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  • 异步时钟约束首先需要对FPGA内部的时钟非常熟悉,然后,FPGA设计中,异步时钟之间已经经过异步时钟同步化处理,异步时钟约束可以提高编译器的编译效率,同时可实现FPGA布局布线的最优化。 示例演示 synthesis完成后...

    前言

    vivado在synthesis之后,需要对工程中的时钟进行约束,其中包括异步时钟的约束。
    异步时钟约束首先需要对FPGA内部的时钟非常熟悉,然后,FPGA设计中,异步时钟之间已经经过异步时钟同步化处理,异步时钟约束可以提高编译器的编译效率,同时可实现FPGA布局布线的最优化。

    示例演示

    synthesis完成后,打开综合设计,点击flow navigator中的report clock interaction(也可在tcl对话框中输入“report_clock_interaction -delay_type min_max -significant_digits 3 -name timing_1”命令),打开时钟交互窗口,观察FPGA设计中内部时钟之间的交互关系。如下图所示:
    在这里插入图片描述
    时钟交互报告界面中红色部分即为存在异步时钟域交互,但未进行异步时钟约束,需要根据实际情况进行异步时钟约束。
    如果FPGA设计中异步时钟之间均采取了异步时钟同步化处理,可将上述标红的区域都进行异步时钟约束.
    建议FPGA设计中,异步时钟域下的信号均进行异步时钟同步化处理,可有效的减少电路实现中的亚稳态情况,同时提高FPGA运行的稳定性,异步时钟同步化可参考本人博客“单bit信号跨时钟域处理及时序约束”。 (https://blog.csdn.net/aaaaaaaa585/article/details/118093422?spm=1001.2014.3001.5501)
    异步时钟域之间约束可以采用set_clock_groups命令,具体语法见博客“VIVADO异步时钟域约束(groups)”
    (https://blog.csdn.net/aaaaaaaa585/article/details/116067981?spm=1001.2014.3001.5501)
    常用的语法为:

    set_clock_groups -asynchronous -group [get_clocks -include_generated_clocks clock_name]
    

    该语法下,约束clock_name的时钟以及由clock_name生成的时钟之间互为异步关系,且与设计中的其他时钟也均为异步时钟关系。
    clock_name的获取,可以在TCL窗口中输入get_clocs获得;
    在这里插入图片描述
    其中每个时钟具体的信息,可以通过report_clocks命令得知。
    在这里插入图片描述
    在这里插入图片描述
    对于产生的时钟,同一个master clock产生的时钟,可以使用-include_generated_clocks 只约束一次。
    下述约束示例为结合上图中的时钟交互报告进行的时序约束:

    set_clock_groups -asynchronous -group virt_clk
    set_clock_groups -asynchronous -group [get_clocks ctrl_clk25m]
    set_clock_groups -asynchronous -group [get_clocks -include_generated_clocks clk_25m]
    set_clock_groups -asynchronous -group [get_clocks -include_generated_clocks Sodimms_sys_clk_p]
    set_clock_groups -asynchronous -group [get_clocks rxoutclk_out[0]_4]
    set_clock_groups -asynchronous -group [get_clocks txoutclk_out[0]_4]
    set_clock_groups -asynchronous -group [get_clocks rxoutclk_out[0]]
    set_clock_groups -asynchronous -group [get_clocks txoutclk_out[0]]
    set_clock_groups -asynchronous -group [get_clocks rxoutclk_out[0]_8]
    set_clock_groups -asynchronous -group [get_clocks txoutclk_out[0]_8]
    

    约束后,打开时钟交互报告窗口,可以看到约束后的时钟交互报告:
    在这里插入图片描述
    可以看到异步时钟已全部约束。

    上述约束语法,相比较与set_false或者不使用-include_generated_clocks选项时的约束命令会少很多,代码简洁性更好。

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  • VIVADO异步时钟约束(groups)

    千次阅读 2021-04-23 19:25:08
    如果工程中存在异步时钟域,且异步时钟域之间没有信号交互,或者有交互的信号之间已经通过异步时钟同步化处理,则可通过set_clock_groups或set_false_path命令,定义异步时钟域,禁止VIVADO分析异步时钟域之间的时序...

    前言

    VIVADO默认情况下会对工程中的所有的时钟路径进行时序分析,包括同时钟域和异步时钟域。如果工程中存在异步时钟域,且异步时钟域之间没有信号交互,或者有交互的信号之间已经通过异步时钟同步化处理,则可通过set_clock_groups或set_false_path命令,定义异步时钟域,禁止VIVADO分析异步时钟域之间的时序关系,改善工程的布局布线,同时提高工具的布局布线效率。


    一、同步时钟和异步时钟

    同步时钟:两个是时钟之间的相位关系是可预测的,那么这两个时钟是同步时钟。通常同步时钟有一个共同的时钟源,并且有一个共同的周期。

    异步时钟:无法判定两个时钟间相位关系时,则可以称这两个时钟为异步时钟(asynchronous clocks)。两个来自不同晶振的时钟,一定是异步时钟。通常情况下设计中不同的主时钟肯定是异步时钟,因此可以将这两个主时钟及其衍生时钟约束成不同的时钟组。

    不可扩展时钟:当两个时钟无法保证在1000个时钟周期内重新对齐,则认为这两个时钟是不可扩展时钟。例如,有一个共同的时钟产生5.125 ns和6.666ns周期的两个时钟,这两个时钟在1000个时钟周期内上升沿不可重新对齐,则认为这两个时钟为不可扩展时钟。在进行时钟约束时,这两个时钟可以认为时异步时钟。

    简单概括:两个时钟的源相同,即可认为是同步时钟,否则,即为异步时钟。

    二、set_clock_groups与set_false_path的不同

    set_clock_groups命令和set_false_path都是异步时钟域声明的语法,两者略有不同:
    set_clock_groups命令是双向的,例如:

    set_clock_groups -name async_clk0_clk1 -asynchronous -group {clk0} -group {clk1}
    

    该约束下,clk0到clk1、clk1到clk0都将不被分析。
    set_false_path命令是单向的,例如:

    set_false_path -from [get_clocks CLKA] -to [get_clocks CLKB]
    

    该约束下,CLKA到CLKB不被分析,但CLKB到CLKA仍然会被分析。

    三、set_clock_groups语法

    异步时钟和不可扩展时钟无法安全计时。 在分析过程中可以使用 set_clock_groups 命令忽略它们之间的时序路径。

    set_clock_groups  [-name <arg>] [-logically_exclusive] [-physically_exclusive]
                      [-asynchronous] [-group <args>] [-quiet] [-verbose]
    
    选项含义
    -name对时钟分组的命名
    -logically_exclusive指定逻辑上互斥的时钟组
    -physically_exclusive指定物理独占时钟组
    -asynchronous指定异步时钟组
    -group时钟列表
    -quiet忽略命令错误
    -verbose命令执行期间暂停消息限制

    注意:
    1、-logically_exclusive、-physically_exclusive 和-asynchronous 是互斥的参数。
    2、-group如果仅指定了一组时钟,则该组与设计中的所有其他时钟独占或异步。

    四、用法举例

    1、将src_clk和sync_clk驱动的所有单元分为两个组,并且这两个时钟组相互异步。

    set_clock_groups -group src_clk -group sync_clk -asynchronous 
    

    2、将src_clk和sync_clk以及他们各自产生的时钟,均为单独的时钟组,并且这些时钟组相互异步。

        set_clock_groups -group [get_clocks -include_generated_clocks src_clk] \  
        -group [get_clocks -include_generated_clocks sync_clk]  -asynchronous 
    

    注意:上述示例中,src_clk 和 sync_clk 以及它们所有生成的时钟都是异步的。 否则,生成的时钟将相互计时,并与另一个主时钟进行计时。
    3、将src_clk和sync_clk组合在一起,成立一个时钟组,并且该时钟组与工程中的其他时钟异步。

    set_clock_groups -async -group [get_clocks {src_clk sync_clk}] 
    

    五、get_clocks参数

    get_clocks命令用于获取当前工程中的时钟列表。工程中的时钟列表可通过report_clocks命令获取。
    通过Flow Navigator窗口的Open Implementation Design打开工程实现,然后在Tcl Console窗口中输入report_clocks命令,即可获得工程中的时钟列表,选择对应的时钟即可。
    注意:使用**-include_generated_clocks** 命令时,所使用的参数应该为Generated Clocks列表下的Master Clock对应的时钟。
    更多关于get_clocks的使用,待后续的文章详解。

    展开全文
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异步时钟约束