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  • [Java教程]Ajax请求中的async:false/true(同步/异步)的作用02018-10-12 15:01:46async. 默认是true,即为异步方式,$.Ajax执行后,会继续执行ajax后面的脚本,直到服务器返回数据后,触发$.Ajax里的success方法,...

    [Java教程]Ajax请求中的async:false/true(同步/异步)的作用

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    2018-10-12 15:01:46

    async. 默认是true,即为异步方式,$.Ajax执行后,会继续执行ajax后面的脚本,直到服务器端返回数据后,触发$.Ajax里的success方法,这时候执行的是两个线程。若要将其设置为false,则所有的请求均为同步请求,在没有返回值之前,同步请求将锁住浏览器,用户其它操作必须等待请求完成才可以执行。

    下面查看一个示例:1 var temp; 2 $.ajax({ 3 4 async: false, 5 type : "POST", 6 url : defaultPostData.url, 7 dataType : 'json', 8 success : function(data) 9 {10 11 temp=data;12 }13 14 });15 16 alert(temp);

    这个ajax请求为同步请求,在没有返回值之前,alert(temp)是不会执行的。

    如果async设置为:true,则不会等待ajax请求返回的结果,会直接执行ajax后面的语句。

    不过上面设置同步请求的方法,有网友曾经反馈将async设成false后, 原意是想返回数据了再执行$.Ajax后面的脚本, 没想到这个地方却导致了在火狐浏览器下出现闪屏(Firefox 11.0),滚动条下拉到底部触发ajax的情况。最后只能将async:false注释掉, 也就是async为ture的情况下,成功解决了火狐浏览器滚动条下拉到底部触发ajax出现闪屏的问题。

    本文网址:http://www.shaoqun.com/a/444459.html

    *特别声明:以上内容来自于网络收集,著作权属原作者所有,如有侵权,请联系我们:admin@shaoqun.com。

    ajax

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  • 同步计数器同步清零就是一定要等到时钟脉冲有效的时候才能进行清零操作,而对于异步计数器来讲,清零就是不用看时钟脉冲,只需一置清零就立刻能置零。本教程操作环境:windows7系统、Dell G3电脑。同步计数器同步...

    区别:同步计数器的触发信号是同一个信号,而异步计数器的触发信号时不同的。同步计数器同步清零就是一定要等到时钟脉冲有效的时候才能进行清零操作,而对于异步计数器来讲,清零就是不用看时钟脉冲,只需一置清零端就立刻能置零。

    94d21ef7e2a436d88dc6df7d9edc0454.png

    本教程操作环境:windows7系统、Dell G3电脑。

    同步计数器

    同步计数器指的是被测量累计值,其特点是大大提高了计数器工作频率,相对应的是异步计数器。 对于同步计数器,由于时钟脉冲同时作用于各个触发器,克服了异步触发器所遇到的触发器逐级延迟问题,于是大大提高了计数器工作频率,各级触发器输出相差小,译码时能避免出现尖峰;但是如果同步计数器级数增加,就会使得计数脉冲的负载加重。

    异步计数器

    异步计数器是异步时序电路,其主要特点是内部各触发器的时钟脉冲端CP不全都连接在一起,因此各触发器的翻转时刻有先有后,其输出可能会产生干扰毛刺现象,但其电路结构简单。

    同步计数器和异步计数器的区别

    同步计数器和异步计数器的区别还是比较多的,首先在触发信号方面,同步计数器的触发信号是同一个信号,也就是说,同步计数器每一级的触发器接的都是同一个CLK信号,而异步计数器的触发信号时不同的。

    其次,同步计数器同步清零就是一定要等到时钟脉冲有效的时候才能进行清零操作,而对于异步计数器来讲,清零就是不用看时钟脉冲,只需一置清零端就立刻能置零。

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  • 同步、异步复位、异步复位同步释放 文章目录1、同步复位2、异步复位2.1、异步复位的隐患3、异步复位、同步释放 1、同步复位   同步复位,顾名思义是复位信号和时钟同步,当时钟上升沿检测到复位信号,执行复位...

    同步、异步复位、异步复位同步释放


    1、同步复位

      同步复位,顾名思义是复位信号和时钟同步,当时钟上升沿检测到复位信号,执行复位操作。同步复位没有用到寄存器的异步复位CLR端口,综合出来的实际电路只是把复位信号rst_n作为逻辑输入的使能信号。

    同步复位代码:

    //同步复位
    module top
    (
    	input	clk,
    	input	rst_n,
    	input	a,
    	
    	output	reg	b
    	
    );
    
    
    always@(posedge	clk)
    begin
    	if(!rst_n)
    		b <= 1'b0;
    	else
    		b <= a;
    end
    
    endmodule
    

    同步复位RTL视图:
    在这里插入图片描述
      同步复位增加了FPGA内部的资源消耗,同步复位在时钟信号clk的上升沿触发时进行系统是否复位判断,这降低了亚稳态出现概率(只是降低,不可能完全避免),它的缺点在于需要消耗更多的器件资源,无法充分利用专用的复位端口CLR。

    2、异步复位

      异步复位,无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。
    异步复位代码:

    //异步复位
    module top
    (
    	input	clk,
    	input	rst_n,
    	input	a,
    	
    	output	reg	b
    	
    );
    
    
    always@(posedge	clk or negedge rst_n)
    begin
    	if(!rst_n)
    		b <= 1'b0;
    	else
    		b <= a;
    end
    
    endmodule
    
    

    异步复位RTL视图:
    在这里插入图片描述
      FPGA的寄存器都有一个异步清零端(CLR),在这个端口一般接低电平有效的复位信号rst_n,即使设计中是高电平复位,实际综合后也会把异步复位信号反向后接到CLR端。
    异步复位无需增加器件的额外资源,但是存在隐患,异步时钟域的亚稳态问题同样存在于异步复位信号和系统时钟 信号之间。

    2.1、异步复位的隐患

    通过一下实例分析异步复位存在的隐患:

    //异步复位存在的隐患实例
    module top
    (
    	input	clk,
    	input	rst_n,
    	input	a,
    	
    	output	reg	b,
    	output	reg	c
    	
    );
    
    
    always@(posedge	clk or negedge rst_n)
    begin
    	if(!rst_n)
    		b <= 1'b0;
    	else
    		b <= a;
    end
    always@(posedge	clk or negedge rst_n)
    begin
    	if(!rst_n)
    		c <= 1'b0;
    	else
    		c <= b;
    end
    
    endmodule
    

    在这里插入图片描述
      正常情况下,在clk 的上升沿将c的值更新为b,b的值更新为a。一但进入复位,b,c都清零,但是并不能确定复位信号rst_n会在什么时候结束。
    涉及到 建立时间和保持时间 参考博客:建立时间和保持时间
    在这里插入图片描述

    在这里插入图片描述
      如果结束于b_reg和c_reg的{latch edge-setup,latch edge+hold time}时间之外,那么一切都会正常。如果出现在之内,复位信号的撤销(由低变高)出现在clk锁存数据的建立时间或者保持时间之内,此时clk检测到rst_n的状态就会是一个亚稳态(不确定是0还是1),就会导致输出数据的错误。
      也有可能一个reg处于复位,另一个reg跳出了复位,均会影响系统的正常工作,如果更大的项目隐患就更大了。

    3、异步复位、同步释放

      为了消除亚稳态的产生,利用两个同一时钟沿触发的层叠寄存器,将异步信号同步化:

    //异步复位、同步释放
    module top
    (
    	input	clk,
    	input	rst_n,
    	input	a,
    	
    	output	reg	b
    	
    );
    reg	rst_n_r;
    reg	rst_n_rr;
    
    always@(posedge	clk)
    begin
    	{rst_n_rr,rst_n_r} <= {rst_n_r,rst_n};
    end
    
    always@(posedge	clk or negedge rst_n_rr)
    begin
    	if(!rst_n_rr)
    		b <= 1'b0;
    	else
    		b <= a;
    end
    
    endmodule
    

    在这里插入图片描述

    ★★★如有错误,欢迎指导!!!

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  • 讨论贴:http://www.erji.net/read.php?tid=767228&fpage=0&toread=&...对于USB音频传输,有一个规范,叫做“标准USB音频规范”。这个规范有什么用处和好处?它的用处就在于,实现了以USB接口...

    讨论贴:

    http://www.erji.net/read.php?tid=767228&fpage=0&toread=&page=1

    参考资料:

    http://www.usbdacs.com/Concept/Concept.html

    A:

    废话不多说,直奔主题吧。

    对于USB音频传输,有一个规范,叫做“标准USB音频规范”。这个规范有什么用处和好处?

    它的用处就在于,实现了以USB接口实时传输音频信号。(汗)

    它的好处就在于,直接集成在WINDOWS系统内,也就是说,只要符合这个规范的USB音频产品,WINDOWS系统内的集成驱动就能直接支持,而不用厂商另外开发驱动程序。相反,如果某款USB音频产品有自己的驱动程序,那么它就是不支持这个规范的。(但不表示这个产品就不好,自己开发驱动本身是有研发实力的表现。)

    在这个标准USB音频规范下,有三种传输模式:同步、自适应,和异步。

    同步:标准的同步模式其实很少见,基本不太用到的,这里省略。

    自适应:大多数的产品(比如TI PCM270X、PCM290X系列)都是用的自适应传输模式。

    异步:这里的异步,才真正是AYRE QB9所大肆宣传的异步USB传输模式。

    所以严格来说,所谓“异步USB传输”,有个大前提,就是在标准USB音频规范下而言。

    那么自适应传输模式和异步传输模式到底有何区别呢?

    这里先要了解一下USB音频处理的大致流程。电脑通过USB接口将音频数据流传递给DAC上的USB接收芯片,USB接收芯片一边接收数据,一边合成时钟信号,然后转化为标准的I2S或者SPDIF信号,再传递给后面的数据接收芯片,再之后的流程与一般的DAC就没有分别了。

    而在这个过程中,影响USB音频音质的关键,就是USB接收芯片所合成的时钟信号。

    在自适应模式下,USB接收芯片,在合成时钟信号的过程中,会根据USB传输速率的变化,对时钟信号进行实时的调整。也就是说,在这种情况下,USB传输速率的变化,会直接影响到合成的时钟信号。

    举个夸张点的例子:比如现在播放一段44.1K的音频,当然就要求USB接收芯片合成一个44.1K的时钟。而这个44.1K的时钟,对应于USB传输的速率,比如,胡乱说一个,是200个数据包每秒。

    也就是说,如果要让USB接收芯片稳定的合成44.1K 的时钟,USB传输速率,也必须稳定在200个数据包每秒。

    但现在的问题是,USB传输的速度不可能这么稳定,也许这一秒传递了200个数据包,而下一秒,突然增加到了400个。而这个时候,USB接收芯片会怎么做?它会把实际合成的时钟,提高到88.2K。如果再下一秒的USB速率又变为100个数据包每秒,那么相应的合成时钟就变成了22.05K。当然,这是一个极端夸张的例子。

    可是为什么USB接收芯片要这么做?很简单。因为如果USB接收芯片只是单纯的合成44.1K的时钟,每秒处理200个数据包,那么一旦真的收到了400个或者100个数据包,缓存就会溢出,或者断流。

    所以,在自适应模式下,USB接收芯片所合成的时钟信号,是随USB口的传输速率实时变化的,传输速率是主,时钟信号为从,USB传输速率的变化直接影响到合成的时钟信号。那么可想而知,这个时钟信号的JITTER有多大。从而你也可以理解,为什么有人会说,换质量好的USB线能提高音质。

    那么异步传输是怎么工作的呢?说起来更简单,USB接收芯片现在只需要稳定的合成44.1K的时钟,也就是说,现在这个时钟与USB传输速率无关了。

    可是如果这样的话,缓存的问题怎么解决?答案是,软件控制。通过一套软件,根据缓存的负载情况,实时的控制USB口的传输速率,从而保证缓存不会溢出或者断流。在这种情况下,时钟信号为主,传输速率为从,时钟信号不受传输速率变化的影响,理论上这时的JITTER源,就只有工作晶振本身的误差了。

    这个方案,就是AYRE QB9所大肆宣传的“异步USB传输”模式。它的实现方式,就是通过TAS1020B这块芯片,配合本地的6M晶振,还有关键的控制传输速率的固件,来完成。

    而TAS1020B这块芯片,是一块可编程的芯片,并不是说用了这块芯片就一定是异步USB传输。DAC1 USB,DA11用的也是这块芯片,但都只用到了它 的自适应模式,关键还是看固件怎么写。所以从某种程度上来说,现在的DAC设计,比拼的已经不是硬件,而是软件了。

    B:

    USB声卡的播放流程是这样的

    在主机应用程序中播放音乐前,USB声卡就会从主机端收到如下的两个包:Setup包 和 控制数据包

    根据USB音频类协议分解Setup包,可以得知,本次控制传输的作用是设置USB声卡的采样频率,那么在播放音乐前,必须把I2S控制器的采样频率做相应的设置。才能和主机端保持同步。

    这是在主机开始播放音乐时做的事。

    然后在播放过程中

    USB音频类规定的USB同步传输周期为1ms,每隔1ms,USB设备就会收到一次主机传来的数据。而USB设备会在接收缓存中暂时性的存储这些数据。(TAS1020B的接受缓存刚好能存储24BIT/96K的数据)然后再进行处理,然后送到I2S控制器。在这个过程中,USB1.1因为带宽和优先度的原因,系统其他操作比较繁忙的时候容易出现丢包的状况,在丢包的状况下,USB芯片会把生成一个空数据包(就是全部都是0000000)。因此USB1.1的USB声卡经常出现小爆音。

    异步模式的USB DAC中,I2S控制器自己生成时钟,然后向USB芯片发出反馈,USB芯片再对音频数据流进行采样的转换(SRC),转换成I2S控制器所需要的采样,再发给I2S控制器。这时I2S控制器的时钟是自己生成的。没有和USB总线时钟同步,所以很在接收USB处理后的数据时,容易受时钟误差和抖动等影响。在《USB协议及规范》中这样的处理是十分不推荐的。

    “Such slips/stuffs will cause audible degradation in audio applications. ”

    自适应模式的USB DAC中,USB芯片会对数据包进行处理,根据播放开始前主机端发来的采样信息,加进数据包中,而I2S信号控制器在读取数据包后,会根据采样信息建立相应的时钟,并解包,装载音频数据。

    就从USB本身的协议来看,作为“目的”端来说,自适应模式无疑比异步模式更加适合音频。

    从电路上来看,QB9是通过FPGA读取播放前主机发来的采样格式信号,然后选择相应频率的时钟,在FPGA上对TAS1020B输出的信号进行时钟重整。而TAS1020B异步模式时所采用的时钟依然是内置的时钟。

    参考资料:

    《USB协议及规范》

    《USB Audio Class协议规范》

    同步类型

    ——异步:不同步、但目的(sink)能提供数据速率反馈

    ——同步:同步到USB的SOF时钟

    ——可调:用反馈或feed forward 的数据速率信息实现同步

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