精华内容
下载资源
问答
  • cmos八输入与非门

    2013-05-02 19:51:34
    cmos八输入与非门课程设计,通过对8输入与非门的性能优化掌握大扇入组合逻辑电路的设计优化方法
  • 输入与非门 VHDL语言实现,可供初学者参考之用。
  • 输入与非门电路原理图设计,cadence的使用说明教程。
  • VHDL学习:两输入与非门

    千次阅读 2020-04-23 16:57:47
    刚学习VHDL,第一个实验:两输入与非门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY yufei IS PORT( a,b:IN STD_LOGIC; y:OUT STD_LOGIC ); END; ARCHITECTURE behaver OF yufei IS BEGIN y <= a ...

    刚学习VHDL,第一个实验:两输入与非门

    LIBRARY IEEE;
    USE IEEE.STD_LOGIC_1164.ALL;
    ENTITY yufei IS
    PORT(
    	a,b:IN STD_LOGIC;
    	y:OUT STD_LOGIC
    	);
    END;
    ARCHITECTURE behaver OF yufei IS
    BEGIN 
    y <= a NAND b;
    END behaver;
    

    功能仿真
    在这里插入图片描述

    使用的是quartusII13.0,仿真使用的是其自带的。

    展开全文
  • ENTITY nand_N IS GENERIC(N:INTERGER); PORT(Din:IN STD_LOGIC_VECTOR(N-1 DOWNTO 0); Dout:OUT STD_LOGIC);...若要求为3输入与非门,则可用类属映射语句来指定 nand_N GENERIC MAP(N=>3) ...
    ENTITY nand_N IS
    	GENERIC(N:INTERGER);
    	PORT(Din:IN STD_LOGIC_VECTOR(N-1 DOWNTO 0);
    	Dout:OUT STD_LOGIC);
    END ENTITY nand_N;
    

    若要求为3输入与非门,则可用类属映射语句来指定

    nand_N GENERIC MAP(N=>3)
    
    展开全文
  • 本文件撰写了二输入与非门的电路的网表,介绍了HSPICE 的一些主要描述电路的语句。用这些语句对电路模拟的标题,电路的连接方式即拓扑信息,构成电路的元件、器件、电源等的属性、参数、模型、所加的注释、电路模拟...
  • 输入与非门或非门版图设计.doc 课程名称 Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门版 图设计 与非门电路的版图: .spc文件(瞬时分析): * Circuit Extracted by Tanner Research s L-Edit V...

    41528d3028836879cd698677c3999917.gif二输入与非门或非门版图设计.doc

    课程名称 Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门版 图设计 与非门电路的版图: .spc文件(瞬时分析): * Circuit Extracted by Tanner Research s L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * * * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * * * * * * * WARNING: Layers with Zero Resistance. * * * * * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6.5) * 4 = F (42.5,6.5) * 6 = GND (25,-22) M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 与非门电路仿真波形图(瞬时分析):.spc文件(直流分析): * Circuit Extracted by Tanner Research s L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND 5 vb B GND 5 .dc va 0 5 0.02 vb 0 5 0.02 .print dc v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * * * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * * * * * * * WARNING: Layers with Zero Resistance. * * * * * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5)* 3 = B (55.5,6.5) * 4 = F (42.5,6.5) * 6 = GND (25,-22) M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 与非门电路仿真波形图(直流分析): 或非门电路的版图:

    展开全文
  • 1.新建工程 此处型号根据自己板子而定。 2.新建二输入与非门实体 MYNAND2.vhd文件如下 编写testbench文件 https://www.cnblogs.com/yuesheng/archive/2011/06/25/2090385.html

    1.新建工程
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    此处型号根据自己板子而定。

    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    2.新建二输入与非门实体
    在这里插入图片描述
    MYNAND2.vhd文件如下

    LIBRARY IEEE;
    USE IEEE.STD_LOGIC_1164.ALL;
    
    ENTITY MYNAND2 IS
    	PORT(A,B:IN STD_LOGIC;
    		Y:OUT STD_LOGIC);
    END	ENTITY MYNAND2;
    
    ARCHITECTURE ART1 OF MYNAND2 IS
    	BEGIN
    	Y<=A NAND B;
    END ARCHITECTURE ART1;
    
    

    在这里插入图片描述

    3.MY74LS00.vhd文件如下:

    LIBRARY IEEE;
    USE IEEE.STD_LOGIC_1164.ALL;
    
    ENTITY MY74LS00 IS
    	PORT(A1,B1,A2,B2,A3,B3,A4,B4:IN STD_LOGIC;
    		Y1,Y2,Y3,Y4:OUT STD_LOGIC);
    END	ENTITY MY74LS00;
    
    ARCHITECTURE ART2 OF MY74LS00 IS
    	--调用元器件声明
    	COMPONENT MYNAND2 IS
    		PORT(A,B:IN STD_LOGIC;
    			Y:OUT STD_LOGIC);
    	END COMPONENT MYNAND2;
    	
    	BEGIN
    	--名称映射
    	U1:MYNAND2 PORT MAP(A=>A1,B=>B1,Y=>Y1);
    	U2:MYNAND2 PORT MAP(A=>A2,B=>B2,Y=>Y2);
    	--位置映射
    	U3:MYNAND2 PORT MAP(A3,B3,Y3);
    	U4:MYNAND2 PORT MAP(A4,B4,Y4);
    END ARCHITECTURE ART2;
    
    

    4.编写testbench文件
    参考链接
    点击菜单栏中processing,选择start,选择start testbench template write。此时会自动生成testbench模板到项目文件夹simulation里面,后缀为.vht。在MY74LS00\simulation\modelsim文件夹下。
    右键,点setting
    在这里插入图片描述
    点test benches
    在这里插入图片描述

    在这里插入图片描述
    选择…,在文件夹弹窗里面选择刚才的vht文件
    点击add,结果如下:
    在这里插入图片描述
    修改名字,和tb文件里面的entity一致
    在这里插入图片描述
    在MY74LS00\simulation\modelsim文件夹下找到MY74LS00.vht文件
    testbench文件如下:

    -- Copyright (C) 1991-2013 Altera Corporation
    -- Your use of Altera Corporation's design tools, logic functions 
    -- and other software and tools, and its AMPP partner logic 
    -- functions, and any output files from any of the foregoing 
    -- (including device programming or simulation files), and any 
    -- associated documentation or information are expressly subject 
    -- to the terms and conditions of the Altera Program License 
    -- Subscription Agreement, Altera MegaCore Function License 
    -- Agreement, or other applicable license agreement, including, 
    -- without limitation, that your use is for the sole purpose of 
    -- programming logic devices manufactured by Altera and sold by 
    -- Altera or its authorized distributors.  Please refer to the 
    -- applicable agreement for further details.
    
    -- ***************************************************************************
    -- This file contains a Vhdl test bench template that is freely editable to   
    -- suit user's needs .Comments are provided in each section to help the user  
    -- fill out necessary details.                                                
    -- ***************************************************************************
    -- Generated on "05/07/2021 22:28:19"
                                                                
    -- Vhdl Test Bench template for design  :  MY74LS00
    -- 
    -- Simulation tool : ModelSim-Altera (VHDL)
    -- 
    
    LIBRARY ieee;                                               
    USE ieee.std_logic_1164.all;                                
    
    ENTITY MY74LS00_vhd_tst IS
    END MY74LS00_vhd_tst;
    ARCHITECTURE MY74LS00_arch OF MY74LS00_vhd_tst IS
    -- constants
    constant clk_period :time   :=20 ns;                                                  
    -- signals                                                   
    SIGNAL A1 : STD_LOGIC;
    SIGNAL A2 : STD_LOGIC;
    SIGNAL A3 : STD_LOGIC;
    SIGNAL A4 : STD_LOGIC;
    SIGNAL B1 : STD_LOGIC;
    SIGNAL B2 : STD_LOGIC;
    SIGNAL B3 : STD_LOGIC;
    SIGNAL B4 : STD_LOGIC;
    SIGNAL Y1 : STD_LOGIC;
    SIGNAL Y2 : STD_LOGIC;
    SIGNAL Y3 : STD_LOGIC;
    SIGNAL Y4 : STD_LOGIC;
    COMPONENT MY74LS00
    	PORT (
    	A1 : IN STD_LOGIC;
    	A2 : IN STD_LOGIC;
    	A3 : IN STD_LOGIC;
    	A4 : IN STD_LOGIC;
    	B1 : IN STD_LOGIC;
    	B2 : IN STD_LOGIC;
    	B3 : IN STD_LOGIC;
    	B4 : IN STD_LOGIC;
    	Y1 : OUT STD_LOGIC;
    	Y2 : OUT STD_LOGIC;
    	Y3 : OUT STD_LOGIC;
    	Y4 : OUT STD_LOGIC
    	);
    END COMPONENT;
    BEGIN
    	i1 : MY74LS00
    	PORT MAP (
    -- list connections between master ports and signals
    	A1 => A1,
    	A2 => A2,
    	A3 => A3,
    	A4 => A4,
    	B1 => B1,
    	B2 => B2,
    	B3 => B3,
    	B4 => B4,
    	Y1 => Y1,
    	Y2 => Y2,
    	Y3 => Y3,
    	Y4 => Y4
    	);
    init : PROCESS                                               
    -- variable declarations                                     
    BEGIN                                                        
            -- code that executes only once
    	A1 <= '0';
    	B1 <= '0';
    	A2 <= '1';
    	B2 <= '0';
    	A3 <= '0';
    	B3 <= '1';
    	A4 <= '1';
    	B4 <= '1';
    WAIT;                                                       
    END PROCESS init;                                           
    always : PROCESS                                              
    -- optional sensitivity list                                  
    -- (        )                                                 
    -- variable declarations                                      
    BEGIN                                                         
            -- code executes for every event on sensitivity list
    WAIT;                                                        
    END PROCESS always;                                          
    END MY74LS00_arch;
    
    

    5.quartusII 点tools–run simulation tool–RTL simulation,内联modelsim启动,仿真结果如下

    仿真结果:
    在这里插入图片描述

    展开全文
  • 采用4D011内含的四个2输入与非门的输入脚都两两相连 , 成为四个非门电路 由于平 时 的输入经电阻接地,输出高电平。该 开关延 时时间长短 可通过改变电容 和 电阻 取 值来调整 , 按 图 中参数 延 时约 分钟 , 若想...
  • TTL与非门在使用时如果有多余端子不用一般不应悬空,有以下处理方式
  • Y=AB^+A^B=((AB^)^(A^B)^)^=(((AB)^A)^((AB)^B)^)
  • 74HC00 - 四路2输入与非门

    千次阅读 2018-11-01 22:26:42
    54HC / 74HC逻辑系列在功能和引脚输出方面标准54LS / 74LS逻辑系列兼容。通过内部二极管钳位到VCC和地的静电放电,可以保护所有输入免受损坏。 工作特性 1. 传播延迟:8 ns 2. 电源范围:2-6V 3. 静态电流:最大...
  • 有一个三线编码的组合电路,A、B、C为三路输入信号,试设计一个优先编码电路,优先顺序为A、B、C,当电路在同一时间有输入信号时,输出是优先级别高的编码。 二、解决方案 1.约定 约定:用ABC表示输入信号。A=1表示...
  • 输入与非门电路版图设计.doc还剩15页未读,继续阅读下载文档到电脑,马上远离加班熬夜!亲,很抱歉,此页已超出免费预览范围啦!如果喜欢就下载吧,价低环保!内容要点:沈阳理工大学课程设计I成 绩 评 定 表学生...
  • 约定 约定:以AB表示输入者的血型,AB=00表示O型,AB=01表示B型,AB=10表示A型,AB=11表示AB型。以CD表示输出者的血型,CD=00表示O型,CD=01表示B型,CD=10表示A型,CD=11表示AB型。L表示能否输血,L=1为可以输血,L...
  • 六管单元TTL与非门

    2020-12-09 13:15:55
    内容:1 六管单元TTL与非门电路结构及工作原理 1.1 六管单元TTL与非门电路结构 1.2 六管单元TTL与非门电路工作原理 2 六管TTL与非门的电压传输曲线 3 电路的静态参数及输入保护 3.1 电路的静态参数 3.2 电路的输入...
  •  基本TTL反相器不难改变成为多输入端的与非门 。它的主要特点是在电路的输入端采用了多发射极的BJT ,如下图所示。器件中的每一个发射极能各自独立地形成正向偏置的发射结 ,并可促使BJT进人放大或饱和区。两个或多...
  • 简易TTL与非门

    2020-12-09 13:16:17
    内容:1 简易TTL与非门电路结构及工作原理 1.1 电路结构 1.2 工作原理 1.2.1 电路关态分析 1.2.2 电路开态分析 2 电路的电压传输特性-电路E-M模型 2.1 输入全部短接时电路特点及电流分析 2.2 列电压传输方程(2-1)...
  • 与非门 与非门(英语:NANDgate)是数字逻辑中实现逻辑与非的逻辑门,功能见左侧真值表。若当输入均为高电平(1),则输出为低电平(0);若输入中至少有一个为低电平(0),则输出为高电平(1)。与非门是一种通用...
  • 其中nand2.h为定义2输入与非门的头文件,stim.h为程序的测试文件,提供信号输入测试用例,mon.h为显示输出文件,监视程序的输入输出信号并将其显示在屏幕上。nand2.cc为测试主程序文件。源程序见附录。 2.编译链接...
  • 74LS00与非门芯片输入钳位二极管的属性探究.pdf
  • 与非门的作用

    千次阅读 2018-08-27 18:06:46
    与非门(英语:NAND gate)是数字电路的一种基本逻辑电路。若当输入均为高电平(1),则输出为低电平(0);若输入中至少有一个为低电平(0),则输出为高电平(1)。与非门可以看作是与门和非门的叠加。 与非门...
  • 与非门

    2019-10-04 06:37:46
    与非门有两个输入,当两个输入都为真时,与非门的输出为假,否则,输出为真。上面的代码中,与非 门类有两个成员变量, $_key1 和 $_key2 。但是有3个属性,表示2个输入的 key1 和 key2 ,以及表示输出的 ...
  • Matlab第章 Simulink数字电路仿真第章Simulink数字电路仿真武汉大学物理科学技术学院微电子系 常胜从功能结构上将,数字电路可以分为组合逻辑电路和时序逻辑电路两种,我们的Simulink数字电路仿真也分这两部分...
  • 输入与非门的头文件, tb.h 为定义验证程序的头文件, nand2.cpp 为测试用主程序文件。 2. 编译链接源程序文件并生成可执行文件 nand2 :   g++ nand2.cpp – I/home/user/systemc/include – L/home/user/...
  • 与非门 与非门(英语:NANDgate)是数字逻辑中实现逻辑与非的逻辑门,功能见左侧真值表。若当输入均为高电平(1),则输出为低电平(0);若输入中至少有一个为低电平(0),则输出为高电平(1)。与非门是一种通用...
  • TTL与非门

    2020-10-24 18:53:28
    TTL与非门电路如下,当输入端含低电平时T1T_1T1​处于深度饱和状态,而T2T_2T2​和T5T_5T5​处于截止状态;当输入端都为高电平时,T1T_1T1​处于反置状态(发射结反偏,集电结正偏),而T5T_5T5​处于深度饱和状态。 ...
  • 利用SPICE软件设计了四输入端CMOS非门电路
  • Verilog——与非门

    2021-06-20 17:43:34
    与非门符号:
  •  用与非门作为非门只应用与非门的一个输入端A或输入端B时,这个与非门就成了非门。下面的实验里,我们把两个与非门都作为非门来用。  实验照图1连接电路。分析在什么情况下二极管发光。实际试试,检查你的分析...

空空如也

空空如也

1 2 3 4 5 ... 20
收藏数 6,361
精华内容 2,544
关键字:

六输入与非门