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  • 六输入与非门
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    2020-12-24 17:29:27

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    此电路功能e68a84e8a2ad3231313335323631343130323136353331333431353962为三输入与门形式,输入为A,B,C,输出为Y。用CMOS实现反相器电路,PMOS和NMOS管进行全互补连接方式,栅极相连作为输入,电路上面是三个PMOS并联,PMOS的漏极与下面NMOS的漏极相连作为输出,POMS管的源极和衬底相连接高电平,NMOS管的源极与衬底相连接低电平;

    与非门是与门和非门的结合,先进行与运算,再进行非运算。与非门是当输入端中有1个或1个以上是低电平时,输出为高电平;只有所有输入是高电平时,输出才是低电平。

    原理图如下图所示

    扩展资料:

    与非门使用基本结构

    1、首先考虑输入级,DTL是用二极管与门做输入级,速度较低。仔细分析发现电路中的Dl、D2、D3、D4的P区是相连的。可用集成工艺将它们做成一个多发射极三极管。这样它既是四个PN结,不改变原来的逻辑关系,又具有三极管的特性。

    一旦满足了放大的外部条件,它就具有放大作用,为迅速消散T2饱和时的超量存储电荷提供足够大的反向基极电流,从而大大提高了关闭速度。

    2、为提高输出管的开通速度,可将二极管D5改换成三极管T2,逻辑关系不变。同时在电路的开通过程中利用T2的放大作用,为输出管T3提供较大的基极电流,加速了输出管的导通。另外T2和电阻RC2、RE2组成的放大器有两个反相的输出端VC2和VE2,以产生两个互补的信号去驱动T3、T4组成的推拉式输出级。

    3、再分析输出级。输出级应有较强的负载能力,为此将三极管的集电极负载电阻RC换成由三极管T4、二极管D和RC4组成的有源负载。由于T3和T4受两个互补信号Ve2和Vc2的驱动,所以在稳态时,它们总是一个导通,另一个截止。这种结构,称为推拉式输出级。

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    74HC20介绍

    74HC20是常用的双4输入与非门集成电路,

    • 引脚图
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    相关参数

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    仿真资源和数据手册

    链接:https://pan.baidu.com/s/1EdIUDZN2NG6KGrxqKX4Oeg 
    提取码:j3y0
    

      丑女:昨天我去相亲了。 闺蜜: 哦,怎么样? 丑女:他单膝跪下了。 闺 蜜:不会吧,这才第一次见面就……? 丑 女:他说我鞋带松了,要给我系鞋带。 闺蜜:哦,这样啊,好浪漫的男士。 丑 女:呜呜呜,他把我左右脚的鞋带系在了 一起,然后转身就跑了。
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    输入与非门或非门版图设计.doc 课程名称 Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门版 图设计 与非门电路的版图: .spc文件(瞬时分析): * Circuit Extracted by Tanner Research s L-Edit V...

    41528d3028836879cd698677c3999917.gif二输入与非门或非门版图设计.doc

    课程名称 Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门版 图设计 与非门电路的版图: .spc文件(瞬时分析): * Circuit Extracted by Tanner Research s L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * * * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * * * * * * * WARNING: Layers with Zero Resistance. * * * * * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6.5) * 4 = F (42.5,6.5) * 6 = GND (25,-22) M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 与非门电路仿真波形图(瞬时分析):.spc文件(直流分析): * Circuit Extracted by Tanner Research s L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND 5 vb B GND 5 .dc va 0 5 0.02 vb 0 5 0.02 .print dc v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * * * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * * * * * * * WARNING: Layers with Zero Resistance. * * * * * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5)* 3 = B (55.5,6.5) * 4 = F (42.5,6.5) * 6 = GND (25,-22) M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 与非门电路仿真波形图(直流分析): 或非门电路的版图:

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  • cmos八输入与非门

    2013-05-02 19:51:34
    cmos八输入与非门课程设计,通过对8输入与非门的性能优化掌握大扇入组合逻辑电路的设计优化方法
  • 上图为二输入与非门原理图。上图为二输入与非门的Symbol绘制结果。上图为二输入与非门 Symbol仿真用原理图。上图为二输入与非门 Symbol原理图仿真结果。上图为二输入与非门版图绘制结果。上图为二输入与非门版图抽取...

    一、实验目的:

    1、掌握Cadence Virtuoso快捷键技巧,学会使用Cadence进行原理图设计、版图设计、原理图仿真。

    1. 实验使用AMI 0.6u C5N工艺,了解NCSU Cadence设计套件(NCSU_Analog_Parts库)的使用。
    2. 实现二输入与非门电路设计、版图设计与仿真。
    3. 实验步骤:
    4. 在库管理器中添加一个库,为方便今后辨认,我添加的库名为Aurora-4,如图:

    1. 选择库管理器中的Aurora-4库,新建原理图,使用NCSU_Analog_Parts库中NMOS和PMOS元件和源网络绘制如下二输入与非门原理图如图:
    2. “检查并保存”以后,Create—Cellview—From Cellview建立二输入与非门原理图的Symbol,绘制如下图:
    3. “检查并保存”以后,重新建立一个原理图对Symbol进行ADE仿真。二输入与非门的Symbol仿真原理图如下图:
    4. 启动ADE_L,转至选择菜单Setup - > Model Libraries,选择地址在/$ HOME=/home/cademce/ncsu-cdk-1.6.0.beta/models/Spectre /standlone的ami06N.m(NMOS模型文件)以及ami06P.m(PMOS模型文件),并且选择Setup—>Stimuli设置好Vdd!参数为DC 5V并且Enabled,之后Apply,之后再设置交流电压源参数如下图:
    5. 选择需要输出仿真结果的导线,之后运行仿真,二输入与非门仿真结果如下图所示:

    1. 仿真结果符合预期,保存仿真文件于Cellview中便于下次调用无需重新设置参数,上述无问题后,进行版图绘制,在Aurora-4库中新建一个Layout版图文件,绘制二输入与非门的版图,绘图布局时始终使用“drw”图层,绘制完成如下图所示:

    1. DRC版图Layout后,导出二输入与非门的抽取视图(Extracted),成功后如下图所示:

    1. 检查并使二输入与非门版图的抽取视图(Extracted)与二输入与非门的原理图相匹配,运行LVS,LVS完成后,结果如下:

    1. 二输入与非门版图抽取视图LVS的Output显示“The net-lists match.”之后,对二输入与非门进行后仿真:把二输入与非门ADE_L设置环境Switch View List中仿真对象为“extracted schematic”,运行仿真,二输入与非门仿真结果如下:
    2. 可见仿真结果符合预期,至此,后仿真结果与预想理论情况一致,版图设计无问题,原理图与版图及其抽取视图相匹配,二输入与非门设计结束。
    3. 实验结果:
    4. 原理图(Schematic):

    上图为二输入与非门原理图。

    上图为二输入与非门的Symbol绘制结果。

    1. 原理图设计仿真(ADE_L):

    上图为二输入与非门 Symbol仿真用原理图。

    上图为二输入与非门 Symbol原理图仿真结果。

    1. 版图(Layout)设计:

    上图为二输入与非门版图绘制结果。

    1. 抽取视图(Extracted):

    上图为二输入与非门版图抽取视图结果。

    1. LVS结果:

    上图为二输入与非门版图及原理图匹配成功后LVS的Output结果。(显示“The net-lists match.”)

    1. 后仿真结果(Sim-Extracted Schematic):

    上图为实验最后设置二输入与非门 Symbol原理图仿真环境Switch View List中仿真对象为“extracted schematic”后的仿真结果。

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六输入与非门