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  • 张量核心
    2022-08-11 00:10:56

    Tensor Float 张量核心计算

    在NVIDIA安培架构的显卡上,有张量计算单元(Tensor Core)。在计算时,其使用Tensor Float(TF)格式的数据。
    PyTorch在1.7-1.11版本间是默认允许使用TF格式数据进行计算的.

    但在最近的1.12版本更新中,PyTorch默认禁用了这一数据格式。PyTorch有关CUDA计算的说明

    根据官方的建议(PyTorch论坛有关混合精度运算的建议),通常情况下应当在训练中同时使用AMP(自动混合精度)和TF32张量核心计算,以此尽可能地提高训练效率。

    因此,在1.12版本中,需要手动执行这一设定。

    使能代码

    Tensor Float 32数据类型运算使能如下,相对简单

    torch.backends.cuda.matmul.allow_tf32 = True
    torch.backends.cudnn.allow_tf32 = True
    

    有关AMP自动混合精度运算的文章如下,需要对代码略作调整

    Pytorch自动混合精度(AMP)介绍与使用
    PyTorch官方关于AMP的说明
    PyTorch官方CUDA - AMP样例代码

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    晓查 发自 凹非寺 
    量子位 报道 | 公众号 QbitAI

    NVIDIA最近发布了备受期待的RTX 30系列显卡。

    其中,性能最强大的RTX 3090具有24GB显存10496个CUDA核心。而2018年推出的旗舰显卡Titan RTX同样具有24GB显存。


    Titan RTX

    RTX 3090

    架构

    图灵TU102

    安培GA102

    CUDA核心

    4609

    10496

    张量核心

    576

    328

    显存

    24GB

    24GB

    显存带宽

    672GB/s

    936GB/s

    TDP

    285W

    350W

    RTX 3090在深度学习训练任务中,性能表现究竟如何,它能否取代Titan RTX成为最强消费级AI训练卡?现在已经有了答案。

    国外两位AI从业者在拿到这款显卡后,第一时间测试了其在TensorFlow上的AI训练性能。

    由于RTX 3090现阶段不能很好地支持TensorFlow 2,因此先在TensorFlow 1.15上进行测试。

    话不多说,先看数据。在FP32任务上,RTX 3090每秒可处理561张图片,Titan RTX每秒可处理373张图片,性能提升50.4%

    而在FP16任务上,RTX 3090每秒可处理1163张图片,Titan RTX每秒可处理1082张图片,性能仅提升7.5%

    为何在FP32任务上的性能提升比在FP16上更明显,主要是因为RTX 3090大大提高了CUDA核心的数量。但是用于处理FP16的张量核心数量明显减少,这可能会影响FP16性能。

    即便如此,张量核心更少的RTX 3090在很多FP16任务上,性能依然有小幅提升。

    随后,英伟达官方提供了支持RTX 3090的CUDA 11.1,谷歌官方在TensorFlow nightly版中提供了对最新显卡的支持。

    又有用户再次测试了两款显卡的性能对比。


    FP16

    FP32


    Titan RTX

    RTX 3090

    Titan RTX

    RTX 3090

    AlexNet

    6634

    8255

    4448

    6493

    Inception3

    656.1

    616.3

    223

    337.3

    Inception4

    298.1

    132.7

    99.74

    143.7

    ResNet152

    423.9

    484

    134.5

    203.6

    ResNet150

    966.8

    1260

    336

    525.9

    VGG16

    339.7

    442.5

    212.1

    325.6

     训练性能:每秒处理的图片数量

    可以看出,使用FP32进行的所有模型训练,RTX 3090都能实现40%~60%的训练提升。而大多数模型的FP16训练速度几乎不变,最多提升20%,甚至在Inception模型上还有所下降。

    只能说RTX 3090在张量核心上的“刀法”颇为精准,如果你对FP16训练性能有较高要求,也许可以等待今后的升级版。

    不过RTX 3090上市价格仅1499美元,比Titan RTX便宜1000美元,仍不失为“性价比”之选。

    参考链接:

    https://www.pugetsystems.com/labs/hpc/RTX3090-TensorFlow-NAMD-and-HPCG-Performance-on-Linux-Preliminary-1902/

    https://www.evolution.ai/post/benchmarking-deep-learning-workloads-with-tensorflow-on-the-nvidia-geforce-rtx-3090

    本文系网易新闻•网易号特色内容激励计划签约账号【量子位】原创内容,未经账号授权,禁止随意转载。

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  • CUDA 9中张量核(Tensor Cores)编程

    千次阅读 2020-06-03 21:29:21
    CUDA 9中编程张量核(Tensor Cores) Programming Tensor Cores in CUDA 9 一.概述 新的Volta GPU架构的一个重要特点是它的Tensor核,使Tesla V100加速器的峰值吞吐量是上一代Tesla P100的32位浮点吞吐量的12倍。...

    CUDA 9中张量核(Tensor Cores)编程

    Programming Tensor Cores in CUDA 9

    一.概述

    新的Volta GPU架构的一个重要特点是它的Tensor核,使Tesla V100加速器的峰值吞吐量是上一代Tesla P100的32位浮点吞吐量的12倍。Tensor内核使人工智能程序员能够使用混合精度来获得更高的吞吐量,而不牺牲精度。

    Tensor核心已经在许多深度学习框架(包括Tensorflow、PyTorch、MXNet和Caffe2)中支持深度学习训练,无论是在主版本中还是通过pull请求。有关在使用这些框架时启用Tensor核心的更多信息,请参阅《混合精度训练指南》。对于深度学习推理,最近的TensorRT 3版本也支持Tensor核心。

    本文将展示如何使用CUDA库在自己的应用程序中使用张量核,以及如何在CUDA C++设备代码中直接编程。
    在这里插入图片描述
    二.什么是张量核(Tensor Cores)?

    特斯拉V100的张量核心是可编程的矩阵乘法和累加单元,可以提供多达125 Tensor tflop的训练和推理应用。特斯拉V100
    GPU包含640个Tensor Cores:8/SM。Tensor内核及其相关的数据路径是定制的,以显著提高浮点计算吞吐量,只需适当的区域和功耗。时钟选通广泛应用于最大限度地节省功耗。
    在这里插入图片描述
    每个张量核提供一个4x4x4矩阵处理数组,它执行操作D=a*B+C,其中a、B、C和D是4×4矩阵,如图1所示。矩阵乘法输入A和B是FP16矩阵,而累积矩阵C和D可以是FP16或FP32矩阵。
    在这里插入图片描述
    每个张量核执行64个浮点FMA混合精度操作每个时钟(FP16输入乘法与全精度积和FP32累加,如图2所示)和8张量核在一个SM执行总共1024个浮点操作每个时钟。与使用标准FP32操作的Pascal GP100相比,每SM深度学习应用程序的吞吐量显著增加了8倍,因此Volta V100 GPU的吞吐量与Pascal P100 GPU相比总共增加了12倍。张量核对FP16输入数据进行运算,FP32累加。如图2所示,对于4x4x4矩阵乘法,FP16乘法产生的全精度结果是在FP32运算中与给定点积中的其他乘积累积的结果。

    三. CUDA库中的张量核

    使用Tensor核的两个CUDA库是cuBLAS和cuDNN。cuBLAS使用张量核加速GEMM计算(GEMM是矩阵-矩阵乘法的BLAS术语);cuDNN使用张量核加速卷积和递归神经网络(RNNs)。

    许多计算应用程序使用GEMM:信号处理、流体动力学等等。随着这些应用程序的数据大小呈指数级增长,这些应用程序需要在处理速度上进行匹配。图3中的混合精度GEMM性能图显示,张量核显然满足了这一需求。

    提高卷积速度的需求同样巨大;例如,深神经网络(DNNs)使用了许多层卷积。人工智能研究人员每年都在设计越来越深的神经网络;最深的神经网络中的卷积层现在有几十个。训练DNNs需要卷积层在正向和反向传播期间重复运行。

    图4中的卷积性能图显示,张量核满足卷积性能的需要。

    两个性能图表都显示,特斯拉V100的张量核心提供了数倍于上一代特斯拉P100的性能。性能改进这一巨大的变化如何在计算领域工作:使交互性成为可能,启用“假设”方案研究,或减少服务器场使用。如果在应用程序中使用GEMM或卷积,请使用下面的简单步骤来提高工作效率。

    四.如何在立方体中使用张量核

    通过对现有cuBLAS代码进行一些更改,可以利用张量核。这些变化是在使用cuBLAS API时的小变化。

    下面的示例代码应用一些简单的规则来指示cuBLAS应该使用张量核;这些规则在代码后面显式枚举。

    示例代码

    下面的代码与以前的架构中用于调用cuBLAS中GEMM的通用代码基本相同。

    // First, create a cuBLAS handle:

    cublasStatus_t cublasStat = cublasCreate(&handle);

    // Set the math
    mode to allow cuBLAS to use Tensor Cores:

    cublasStat = cublasSetMathMode(handle,
    CUBLAS_TENSOR_OP_MATH);

    // Allocate and
    initialize your matrices (only the A matrix is shown):

    size_t matrixSizeA = (size_t)rowsA * colsA;

    T_ELEM_IN **devPtrA = 0;

    cudaMalloc((void**)&devPtrA[0], matrixSizeA * sizeof(devPtrA[0][0]));

    T_ELEM_IN A = (T_ELEM_IN *)malloc(matrixSizeA * sizeof(A[0]));

    memset( A, 0xFF, matrixSizeA* sizeof(A[0]));

    status1 = cublasSetMatrix(rowsA, colsA, sizeof(A[0]), A, rowsA, devPtrA[i], rowsA);

    // … allocate
    and initialize B and C matrices (not shown) …

    // Invoke the
    GEMM, ensuring k, lda, ldb, and ldc are all multiples of 8,

    // and m is a
    multiple of 4:

    cublasStat = cublasGemmEx(handle, transa, transb, m, n, k, alpha,

                          A, CUDA_R_16F, lda,
    
                          B, CUDA_R_16F, ldb,
    

    beta, C, CUDA_R_16F, ldc, CUDA_R_32F, algo);

    五.一些简单的规则

    cuBLAS用户将注意到其现有cuBLAS GEMM代码的一些变化:

    例程必须是GEMM;目前,只有GEMM支持Tensor核心执行。

    数学模式必须设置为CUBLAS_TENSOR_OP_math。浮点数学不具有关联性,因此张量核心数学例程的结果与类似的非张量核心数学例程的结果不完全等价。cuBLAS要求用户“选择”使用张量核。

    k、lda、ldb和ldc都必须是8的倍数;m必须是4的倍数。张量核心数学例程以八个值的步骤遍历输入数据,因此矩阵的维数必须是八的倍数。

    矩阵的输入和输出数据类型必须是半精度或单精度。(上面只显示了CUDA_R_16F,但也支持CUDA_R_32F。)不满足上述规则的GEMM将返回到非张量核心实现。 GEMM性能

    如前所述,Tensor内核提供的GEMM性能是以前硬件的几倍。图3显示了GP100(Pascal)和GV100(Volta)硬件的比较性能。
    在这里插入图片描述
    六.如何在cuDNN中使用张量核

    在cuDNN中使用Tensor核也很容易,而且只涉及对现有代码的微小更改。

    示例代码

    在cuDNN中使用张量核的示例代码可以在conv中找到_示例.cpp在cuDNN samples目录中;复制了下面的一些摘录。(cuDNN samples目录与文档打包在一起。)

    // Create a cuDNN handle:

    checkCudnnErr(cudnnCreate(&handle_));

    // Create your tensor descriptors:

    checkCudnnErr( cudnnCreateTensorDescriptor( &cudnnIdesc ));

    checkCudnnErr( cudnnCreateFilterDescriptor( &cudnnFdesc ));

    checkCudnnErr( cudnnCreateTensorDescriptor( &cudnnOdesc ));

    checkCudnnErr( cudnnCreateConvolutionDescriptor( &cudnnConvDesc ));

    // Set tensor dimensions as multiples of
    eight (only the input tensor is shown here):

    int dimA[] = {1, 8, 32, 32};

    int strideA[] = {8192, 1024, 32, 1};

    checkCudnnErr( cudnnSetTensorNdDescriptor(cudnnIdesc, getDataType(),

                                          convDim+2, dimA, strideA) );
    

    // Allocate and initialize tensors (again,
    only the input tensor is shown):

    checkCudaErr( cudaMalloc((void**)&(devPtrI), (insize) * sizeof(devPtrI[0]) ));

    hostI = (T_ELEM*)calloc (insize, sizeof(hostI[0]) );

    initImage(hostI, insize);

    checkCudaErr( cudaMemcpy(devPtrI, hostI, sizeof(hostI[0]) * insize, cudaMemcpyHostToDevice));

    // Set the compute data type (below as
    CUDNN_DATA_FLOAT):

    checkCudnnErr( cudnnSetConvolutionNdDescriptor(cudnnConvDesc,

                                               convDim,
    

    padA,

    convstrideA,

    dilationA,

    CUDNN_CONVOLUTION,

    CUDNN_DATA_FLOAT) );

    // Set the math type to allow cuDNN to use
    Tensor Cores:

    checkCudnnErr( cudnnSetConvolutionMathType(cudnnConvDesc, CUDNN_TENSOR_OP_MATH) );

    // Choose a supported algorithm:

    cudnnConvolutionFwdAlgo_t algo = CUDNN_CONVOLUTION_FWD_ALGO_IMPLICIT_PRECOMP_GEMM;

    // Allocate your workspace:

    checkCudnnErr( cudnnGetConvolutionForwardWorkspaceSize(handle_, cudnnIdesc,

                   cudnnFdesc, cudnnConvDesc,
    

    cudnnOdesc, algo, &workSpaceSize) );

    if (workSpaceSize > 0) {

    cudaMalloc(&workSpace, workSpaceSize);

    }

    // Invoke the convolution:

    checkCudnnErr( cudnnConvolutionForward(handle_, (void*)(&alpha), cudnnIdesc, devPtrI,

    cudnnFdesc, devPtrF, cudnnConvDesc, algo,

    workSpace, workSpaceSize, (void*)(&beta),

    cudnnOdesc, devPtrO) );

    七.一些简单的规则

    注意一些与常用cuDNN用法不同的变化:

    卷积算法必须是ALGO 1(前向的隐式预处理)。在将来的cuDNN版本中,除ALGO 1之外的其他卷积算法可能使用张量核。

    数学类型必须设置为CUDNN_TENSOR_OP_math。与cuBLAS一样,张量核数学例程的结果与类似的非张量核数学例程的结果并不完全等价,因此cuDNN要求用户“选择”使用张量核。 输入和输出通道尺寸必须是8的倍数。同样,在cuBLAS中,张量核心数学例程以8个值的步长遍历输入数据,因此输入数据的维数必须是8的倍数。

    卷积的输入、滤波和输出数据类型必须为半精度。

    不满足上述规则的卷积将返回到非张量核心实现。

    上面的示例代码显示了NCHW数据格式,请参见conv_示例.cppNHWC支持的样本。 卷积性能

    如前所述,张量核的卷积性能是以前硬件的几倍。图4显示了GP100(Pascal)和GV100(Volta)硬件的比较性能。
    在这里插入图片描述
    八.在CUDA 9.0中对张量核的编程访问

    通过CUDA9.0访问内核中的Tensor核是一个预览功能。这意味着本节中描述的数据结构、api和代码在将来的CUDA版本中可能会发生更改。

    虽然CuBLAS和CUDNN覆盖了张量核的许多潜在用途,但是也可以直接在CUDA C++中编程它们。张量核在CUDA 9.0中通过nvcuda::wmma命名空间中的一组函数和类型公开。它们允许将值加载或初始化为张量核所需的特殊格式,执行矩阵乘法累加(MMA)步骤,并将值存储回内存。在程序执行期间,多个张量核被一个完全扭曲同时使用。这允许warp在非常高的吞吐量下执行16x16x16mma(图5)。
    在这里插入图片描述
    让看一个简单的例子,它展示了如何使用WMMA(Warp Matrix Multiply Accumulate)API执行矩阵乘法。请注意,这个示例并不是为高性能而调整的,它主要用作API的演示。为了获得更好的性能,可以应用于此代码的优化示例,请查看CUDA工具包中的cudatensorcoregem示例。为了获得最高的生产性能,应使用立方块,如上所述。标题和命名空间

    WMMA API包含在mma.h头文件中。完整的名称空间是nvcuda::wmma::*,但是在整个代码中保持wmma显式很有用,因此将只使用nvcuda名称空间。
    #include <mma.h>
    using namespace nvcuda;
    九.声明和初始化

    完整的GEMM规范允许算法处理a或b的转置,并允许数据跨距大于矩阵中的跨距。为了简单起见,假设a和b都没有被转置,并且内存和矩阵的前导维数是相同的。 将采用的策略是让一个warp负责输出矩阵的一个16×16部分。通过使用二维网格和线程块,可以有效地将曲面平铺到二维输出矩阵上。
    // The only
    dimensions currently supported by WMMA

    const int WMMA_M = 16;

    const int WMMA_N = 16;

    const int WMMA_K = 16;

    global void wmma_example(half *a, half *b, float *c,

                             int M, int N, int K, 
    
                             float alpha, float beta) 
    

    {
    // Leading dimensions. Packed with no transpositions.

    int lda = M;
    
    int ldb = K;
    
    int ldc = M;  
    
    // Tile using a 2D grid
    
    int warpM = (blockIdx.x * blockDim.x + threadIdx.x) / warpSize;
    
    int warpN = (blockIdx.y * blockDim.y + threadIdx.y);
    

    在执行MMA操作之前,操作数矩阵必须在GPU的寄存器中表示。由于MMA是一个全曲速操作,这些寄存器分布在曲速的线程中,每个线程持有整个矩阵的一个片段。各个矩阵参数与其片段之间的映射是不透明的,因此程序不应对此进行假设。在CUDA中,片段是一种模板类型,模板参数描述片段保存的矩阵(a、B或累加器)、整个WMMA操作的形状、数据类型,以及对于a和B矩阵,数据是主要行还是主要列。最后一个参数可用于执行A或B矩阵的换位。这个例子没有换位,所以两个矩阵都是列主矩阵,这是GEMM的标准。
    // Declare the
    fragments

    wmma::fragment<wmma::matrix_a, WMMA_M, WMMA_N, WMMA_K, half, wmma::col_major> a_frag;
    
    wmma::fragment<wmma::matrix_b, WMMA_M, WMMA_N, WMMA_K, half, wmma::col_major> b_frag;
    
    wmma::fragment<wmma::accumulator, WMMA_M, WMMA_N, WMMA_K, float> acc_frag;
    
    wmma::fragment<wmma::accumulator, WMMA_M, WMMA_N, WMMA_K, float> c_frag;
    

    wmma::fill_fragment(acc_frag, 0.0f);

    初始化步骤的最后一部分是用零填充累加器片段。

    内循环

    用于GEMM的策略是计算每个曲面的输出矩阵的一个平铺。为此,需要循环遍历矩阵的行和列。这是沿着两个矩阵的K维,并生成一个MxN输出平铺。load matrix函数从内存(在本例中是全局内存,尽管它可以是任何内存空间)获取数据并将其放入片段中。加载的第三个参数是矩阵内存中的“前导维度”;加载的16×16平铺在内存中是不连续的,因此函数需要知道连续列(或行,如果这些列是行的主要片段)之间的跨距。

    MMA调用累积到位,因此第一个和最后一个参数都是先前初始化为零的累加器片段。

    // Loop over the K-dimension

    for (int i = 0; i < K; i += WMMA_K) {
    
        int aRow = warpM * WMMA_M;
    
        int aCol = i;
    
        int bRow = i;
    
        int bCol = warpN * WMMA_N;
    
        // Bounds
    

    checking

        if (aRow < M && aCol < K && bRow < K && bCol < N) {
    
            // Load the
    

    inputs

            wmma::load_matrix_sync(a_frag, a + aRow + aCol * lda, lda);
    
            wmma::load_matrix_sync(b_frag, b + bRow + bCol * ldb, ldb);
    
            // Perform the
    

    matrix multiplication

            wmma::mma_sync(acc_frag, a_frag, b_frag, acc_frag);
    

    结束
    acc_frag现在保存基于A和B的乘法的该曲面输出平铺的结果。完整的GEMM规范允许缩放该结果,并将其累积在适当的矩阵上。实现这种缩放的一种方法是对片段执行按元素的操作。虽然没有定义从矩阵坐标到线程的映射,但是元素操作不需要知道这个映射,所以仍然可以使用片段执行。因此,对片段执行缩放操作或将一个片段的内容添加到另一个片段是合法的,只要这两个片段具有相同的模板参数。如果片段具有不同的模板参数,则结果未定义。利用这个特性,我们在C语言中加载现有的数据,并以正确的比例,用它累积到目前为止的计算结果。

    // Load in
    current value of c, scale by beta, and add to result scaled by alpha

    int cRow = warpM * WMMA_M;
    
    int cCol = warpN * WMMA_N;
    
    
    
    if (cRow < M && cCol < N) {
    
        wmma::load_matrix_sync(c_frag, c + cRow + cCol * ldc, ldc, wmma::mem_col_major);
    
        
    
        for(int i=0; i < c_frag.num_elements; i++) {
    
            c_frag.x[i] = alpha * acc_frag.x[i] + beta * c_frag.x[i];
    
        }
    

    最后,将数据存储到内存中。目标指针可以是GPU可见的任何内存空间,并且必须指定内存中的前导维度。还有一个选项可以指定输出是写入row还是column major。

        // Store the
    

    output

        wmma::store_matrix_sync(c + cRow + cCol * ldc, c_frag, ldc, wmma::mem_col_major);
    
    }
    

    }

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  • A100 Tensor核心可加速HPC HPC应用程序的性能需求正在迅速增长。众多科学研究领域的许多应用程序都依赖于双精度(FP64)计算。 为了满足HPC计算快速增长的计算需求,A100 GPU支持Tensor操作,以加速符合IEEE的FP64...

    A100 Tensor核心可加速HPC
    HPC应用程序的性能需求正在迅速增长。众多科学研究领域的许多应用程序都依赖于双精度(FP64)计算。
    为了满足HPC计算快速增长的计算需求,A100 GPU支持Tensor操作,以加速符合IEEE的FP64计算,提供的FP64性能是NVIDIA Tesla V100 GPU的2.5倍。
    A100上新的双精度矩阵乘法加法指令替换了V100上的八条DFMA指令,从而减少了指令提取,调度开销,寄存器读取,数据路径功率和共享存储器读取带宽。
    A100中的每个SM总共计算64个FP64 FMA操作/时钟(或128个FP64操作/时钟),这是Tesla V100吞吐量的两倍。具有108个SM的A100 Tensor Core GPU的FP64峰值吞吐量为19.5 TFLOPS,是Tesla V100的2.5倍。
    借助对这些新格式的支持,A100 Tensor Core可用于加速HPC工作负载,迭代求解器和各种新的AI算法。
    V100 A100 A100稀疏度1 A100加速 A100稀疏加速
    A100 FP16和 V100 FP16 31.4 TFLOPS 78 TFLOPS 不适用 2.5倍 不适用
    A100 FP16 TC和 V100 FP16 TC 125 TFLOPS 312 TFLOPS 624 TFLOPS 2.5倍 5倍
    A100 BF16 TC和V100 FP16 TC 125 TFLOPS 312 TFLOPS 624 TFLOPS 2.5倍 5倍
    A100 FP32和 V100 FP32 15.7 TFLOPS 19.5 TFLOPS 不适用 1.25倍 不适用
    A100 TF32 TC和 V100 FP32 15.7 TFLOPS 156 TFLOPS 312 TFLOPS 10倍 20倍
    A100 FP64和 V100 FP64 7.8 TFLOPS 9.7 TFLOPS 不适用 1.25倍 不适用
    A100 FP64 TC和 V100 FP64 7.8 TFLOPS 19.5 TFLOPS 不适用 2.5倍 不适用
    A100 INT8 TC与 V100 INT8 62 TOPS 624 TOPS 1248 TOPS 10倍 20倍
    A100 INT4 TC 不适用 1248 TOPS 2496 TOPS 不适用 不适用
    A100二进制TC 不适用 4992 TOPS 不适用 不适用 不适用
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    表1. A100在V100上的提速(TC = Tensor Core,GPU以各自的时钟速度)。
    1)使用新的稀疏性功能实现有效的TOPS / TFLOPS

    A100引入了细粒度的结构化稀疏性
    借助A100 GPU,NVIDIA引入了细粒度的结构稀疏性,这是一种新颖的方法,可将深度神经网络的计算吞吐量提高一倍。
    深度学习中可能会出现稀疏性,因为各个权重的重要性会在学习过程中演变,并且到网络训练结束时,只有权重的一个子集才具有确定学习输出的有意义的目的。不再需要剩余的权重。
    细粒度的结构化稀疏性对稀疏性模式施加了约束,从而使硬件更有效地执行输入操作数的必要对齐。因为深度学习网络能够在训练过程中根据训练反馈调整权重,所以NVIDIA工程师通常发现结构约束不会影响训练网络进行推理的准确性。这使得可以稀疏地推断加速。
    对于训练加速,需要在过程的早期引入稀疏性以提供性能优势,并且在不损失准确性的情况下进行训练加速的方法是一个活跃的研究领域。
    稀疏矩阵定义
    通过新的2:4稀疏矩阵定义强制执行结构,该定义在每个四项向量中允许两个非零值。A100在行上支持2:4的结构化稀疏性,如图1所示。
    由于矩阵的定义明确,可以对其进行有效压缩,并将内存存储和带宽减少近2倍。
    在这里插入图片描述

    图1. A100细粒度的结构化稀疏修剪训练了权重,其中有2分之4的非零模式,然后是用于调整非零权重的简单通用方法。权重经过压缩,可将数据占用空间和带宽减少2倍,并且A100稀疏Tensor Core通过跳过零将数学吞吐量提高了一倍。
    NVIDIA开发了一种简单而通用的配方,用于使用这种2:4结构化的稀疏模式来稀疏深度神经网络进行推理 。首先使用密集权重对网络进行训练,然后应用细粒度的结构化修剪,最后使用其它训练步骤对剩余的非零权重进行微调。基于跨视觉,目标检测,分割,自然语言建模和翻译的数十个网络的评估,该方法几乎不会导致推理准确性的损失。
    A100 Tensor Core GPU包括新的Sparse Tensor Core指令,这些指令会跳过具有零值的计算,从而使Tensor Core计算吞吐量翻倍。图1示出了张量核心是如何使用压缩元数据(非零索引),以配合适当选择激活压缩权重输入到张量核心点积计算。
    结合了L1数据缓存和共享内存
    NVIDIA在L1数据高速缓存和共享内存子系统体系结构中首次引入NVIDIA Tesla V100,在显著提高性能的同时,还简化了编程并减少了达到或接近峰值应用程序性能所需的调整。将数据缓存和共享内存功能组合到单个内存块中,可为两种类型的内存访问提供最佳的整体性能。
    L1数据高速缓存和共享内存的总容量在A100中为192 KB / SM,而在V100中为128 KB / SM。
    同时执行FP32和INT32操作
    与V100和Turing GPU相似,A100 SM还包括独立的FP32和INT32内核,允许以全吞吐量同时执行FP32和INT32操作,同时还提高了指令发布的吞吐量。
    许多应用程序具有内部循环,这些循环执行指针算术(整数存储器地址计算),并结合浮点计算,这得益于同时执行FP32和INT32指令。流水线循环的每次迭代都可以更新地址(INT32指针算法)并为下一次迭代加载数据,同时在FP32中处理当前迭代。
    A100 HBM2 DRAM子系统
    随着HPC,AI和分析数据集的不断增长,寻找解决方案的问题变得越来越复杂,必须具有更大的GPU内存容量和更高的内存带宽。
    Tesla P100是世界上第一个支持高带宽HBM2内存技术的GPU架构,而Tesla V100提供了更快,更高效和更高容量的HBM2实现。A100再次提高了HBM2的性能和容量标准。
    HBM2内存由与GPU处于同一物理封装上的内存堆栈组成,与传统的GDDR5 / 6内存设计相比,可节省大量功率和面积,从而可在系统中安装更多GPU。
    A100 GPU的SXM4型电路板上包括40 GB的快速HBM2 DRAM内存。存储器被组织为五个活动的HBM2堆栈,每个堆栈具有八个内存管芯。A100 HBM2的数据速率为1215 MHz(DDR),可提供1555 GB /秒的内存带宽,比V100内存带宽高1.7倍以上。
    ECC内存弹性
    A100 HBM2内存子系统支持单错误纠正双错误检测(SECDED)错误纠正代码(ECC)以保护数据。ECC为对数据损坏敏感的计算应用程序提供了更高的可靠性。在GPU处理大型数据集或长时间运行应用程序的大规模集群计算环境中,这一点尤其重要。A100中的其它关键存储器结构也受到SECDED ECC的保护,包括L2缓存和L1缓存以及所有SM内的寄存器文件。
    A100 L2快取
    A100 GPU包含40 MB的L2缓存,比V100 L2缓存大6.7倍.L2缓存分为两个分区,以实现更高的带宽和更低的延迟内存访问。每个L2分区都将本地化和缓存数据,以供直接连接到该分区的GPC中的SM进行内存访问。这种结构使A100的带宽增加了V100的2.3倍。硬件缓存一致性在整个GPU上维护CUDA编程模型,并且应用程序自动利用新L2缓存的带宽和延迟优势。
    L2缓存是GPC和SM的共享资源,位于GPC之外。A100 L2缓存大小的大幅增加显着改善了许多HPC和AI工作负载的性能,因为现在可以缓存和重复访问数据集和模型的大部分,而读取和写入HBM2内存的速度要快得多。受DRAM带宽限制的某些工作负载将受益于更大的L2缓存,例如使用小批量的深度神经网络。
    为了优化容量利用率,NVIDIA Ampere体系结构提供了L2缓存驻留控件,可管理要保留或从缓存中逐出的数据。可以预留一部分L2缓存用于持久性数据访问。
    例如,对于DL推理工作负载,乒乓缓冲区可以持久地缓存在L2中,以实现更快的数据访问,同时还避免了回写到DRAM。对于生产者-消费者链,例如在DL训练中发现的链,L2缓存控件可以优化跨写到读数据依赖项的缓存。在LSTM网络中,循环权重可以优先在L2中缓存和重用。
    NVIDIA Ampere体系结构增加了计算数据压缩功能,以加速非结构化稀疏性和其它可压缩数据模式。L2中的压缩使DRAM读/写带宽提高了4倍,L2读带宽提高了4倍,L2容量提高了2倍。
    数据中心GPU NVIDIA Tesla P100 NVIDIA Tesla V100 NVIDIA A100
    GPU代号 GP100 GV100 GA100
    GPU架构 NVIDIA Pascal NVIDIA Volta NVIDIA安培
    GPU板尺寸 SXM SXM2 SXM4
    短信 56 80 108
    TPC 28 40 54
    FP32核心/ SM 64 64 64
    FP32核心/ GPU 3584 5120 6912
    FP64核心/ SM 32 32 32
    FP64核心/ GPU 1792 2560 3456
    INT32内核/ SM 不适用 64 64
    INT32核心/ GPU 不适用 5120 6912
    张量芯/ SM 不适用 8 4 2
    张量核心/ GPU 不适用 640 432
    GPU加速时钟 1480兆赫 1530兆赫 1410兆赫
    FP16的峰值FP16张量TFLOPS累计1 不适用 125 312/624 3
    带FP32的峰值FP16张量TFLOPS累计1 不适用 125 312/624 3
    带有FP32的BF16张量TFLOPS峰值累加1 不适用 不适用 312/624 3
    峰值TF32张量TFLOPS 1 不适用 不适用 156/312 3
    峰值FP64 Tensor TFLOPS 1 不适用 不适用 19.5
    峰值INT8张量TOPS 1 不适用 不适用 624/1248 3
    峰值INT4张量TOPS 1 不适用 不适用 1248/2496 3
    峰值FP16 TFLOPS 1 21.2 31.4 78
    峰值BF16 TFLOPS 1 不适用 不适用 39
    峰值FP32 TFLOPS 1 10.6 15.7 19.5
    峰值FP64 TFLOPS 1 5.3 7.8 9.7
    峰值INT32 TOPS 1,4 不适用 15.7 19.5
    纹理单位 224 320 432
    记忆体介面 4096位HBM2 4096位HBM2 5120位HBM2
    记忆体大小 16 GB 32 GB / 16 GB 40 GB
    内存数据速率 703 MHz DDR 877.5 MHz DDR 1215 MHz DDR
    记忆体频宽 720 GB /秒 900 GB /秒 1555 GB /秒
    L2快取大小 4096 KB 6144 KB 40960 KB
    共享内存大小/ SM 64 KB 最多可配置96 KB 最多可配置164 KB
    注册文件大小/ SM 256 KB 256 KB 256 KB
    注册文件大小/ GPU 14336 KB 20480 KB 27648 KB
    技术开发计划 300瓦 300瓦 400瓦
    晶体管 153亿 211亿 542亿
    GPU晶粒尺寸 610平方毫米 815平方毫米 826平方毫米
    台积电制造流程 16 nm FinFET + 12 nm FFN 7纳米N7
    在这里插入图片描述
    在这里插入图片描述
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    表2. NVIDIA数据中心GPU的比较。
    1)峰值速率基于GPU增强时钟。
    2)A100 SM中的四个Tensor核心具有GV100 SM中八个Tensor核心的原始FMA计算能力的2倍。
    3)使用新的稀疏功能有效的TOPS / TFLOPS。
    4)TOPS =基于IMAD的整数数学

    注意:由于A100 Tensor Core GPU设计为安装在高性能服务器和数据中心机架中以为AI和HPC计算工作量提供动力,因此它不包括显示连接器,用于光线追踪加速的NVIDIA RT Core或NVENC编码器。

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