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  • 基本RS触发器以及触发器描述方法(数字电路) 2021年6月15日 7:21 PM 简介 触发器是具有记忆功能的双稳态电路。 输入Y称为激励。输出Q称为状态。 触发器的基本结构 触发器的基本结构是RS触发器。 ...

    目录

    简介

    基本RS触发器需要注意的点:

    触发器的描述方法


    简介

    触发器是具有记忆功能的双稳态电路。

    输入Y称为激励。输出Q称为状态

     

    基本RS触发器需要注意的点:

    1、低电平有效。

    2、低电平仅在R端,则Q=0。

    3、低电平仅在s端,则Q=1。

    4、不准出现R、S两端都是低电平的状态。R+S=1是约束状态。

     

    触发器的描述方法

    描述方法一点心得总结

    (1、功能表)

    写出现态和次态

    (2、真值表)

    对应输入和现态写次态

    3、状态(转移真值)表

    现态作为描述次态的一个内容(本质上和真值表没啥区别)

    4、次态卡诺图

    把2、真值表的内容用卡诺图表现出来

    5、特征方程

    用4、次态卡诺图写出最小项表达式以及约束方程

    6、状态转移图

    把状态的所有可能放在一起

    将所有可能状态变化用箭头指向,表示变化方向

    箭头上面表明输入激励

    (图形化的1、功能表)

    7、激励表

    把状态转移图重新用图表的形式表示

    8、波形图

    排列组合输入和现态,产生对应次态

     

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  • 下面是具体解释:在带有复位端的D触发器中,当reset信号“复位”有效时,它可以直接驱动最后一级的与非门,令Q端“异步”置位为“1”or“0”。这就是异步复位。当这个复位信号release时,Q的输出由前一级的内部输出...

    异步复位信号亚稳态的原因:

    复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0,造成亚稳态。

    下面是具体解释:

    在带有复位端的D触发器中,当reset信号“复位”有效时,它可以直接驱动最后一级的与非门,令Q端“异步”置位为“1”or“0”。这就是异步复位。当这个复位信号release时,Q的输出由前一级的内部输出决定。

    然而,由于复位信号不仅直接作用于最后一级门,而且也会做为前级电路的一个输入信号,因此这个前一级的内部输出也受到复位信号的影响。前一级的内部电路实际上是实现了一个“保持”的功能,即在时钟沿跳变附近锁住当时的输入值,使得在时钟变为高电平时不再受输入信号的影响。

    对于这一个“维持”电路,在时钟沿变化附近,如果“reset”信号有效,那么,就会锁存住“reset”的值;如果reset信号释放,那么这个“维持”电路会去锁当时的D输入端的数据。因此,如果reset信号的“释放”发生在靠时钟沿很近的时间点,那么这个“维持”电路就可能既没有足够时间“维持”住reset值,也没有足够时间“维持”住D输入端的值,因此造成亚稳态,并通过最后一级与非门传到Q端输出。如果reset信号的“释放”时间能够晚一点点,也就是说,让“维持”电路有足够的时间去锁住“reset”的值,那么,我们就可以肯定输出为稳定的“reset”状态了。这一小段锁住“reset”值所需要的时间,就是寄存器的removal time要求。

    如图第一个方框内是异步复位和同步释放电路。有两个D触发器构成。第一级D触发器的输入时VCC,第二级触发器输出是可以异步复位,同步释放后的复位信号。

    利用前面两级触发器实现。特点:

    第一级触发器的数据端口是接电源,即高电平1’b1。

    第一级触发器的输出,不能使用,因为仍存在亚稳态的危险。两级触发器做同步,是非总线信号的最常见异步处理方法。总线信号的异步处理方法,最常见的是异步fifo实现。

    很多人只知道触发器D端口来源是异步的话,会因为建立保持时间的时序违反而在触发器Q端口产生亚稳态。

    但是不清楚,异步复位信号为什么会导致亚稳态的产生。

    首先,回顾理论教材里介绍的建立保持时间违反分析,教材一般都是拿没有复位端口的D触发器举例。

    然后,画出带有异步复位端口的D触发器,下图带异步复位Rd,并带有异步置位端口Sd。

    由此得知,异步复位信号或者异步置位信号,跟数据端口D信号,没有什么区别,都会存在建立保持时间的违反,从而时序冲突,引发输出亚稳态。

    亚稳态,出现的问题或者麻烦,是在信号变化的时候,不能保证第一拍采样的值是固定的。

    如果信号稳定,不会出现亚稳态的。就是采样后的跳变,时刻不确定,也许早,也许晚。

    系统不希望这样的未知状态发生,系统希望知道在某一个时刻,后续逻辑需要的输入信号,是稳定值。

    二级触发器同步后,第二季触发器的输出基本上是稳定值。后续逻辑根据稳定值,会有稳定的行为。这就是追求的系统稳定性。

    最好是系统一起复位释放,但是时钟域不同,不可能保证系统一起复位释放。一般来说,系统复位释放的顺序,是需要保证的。否则系统就是不安全的。

    举个例子,系统启动时,内核读取启动指令,要powerdown某外设;但是powerdown的逻辑要求外设和内核没有通信请求正在发生。此时,外设比内核先释放复位的情况(复位释放的时刻,外设有可能已经开始与内核发生请求),与内核比外设先释放复位的情况(复位释放的时刻,外设肯定与内核没有发生请求),是不一样的,powerdown也许不能处理成功。

    这也是异步复位信号需要同步释放的原因,目的都是为了避免亚稳态的产生。

    第一级触发器的输出,永远存在亚稳态的可能。亚稳态,导致系统不会复位初始化到已知状态。

    当第一级触发器采样异步输入之后,允许输出出现的亚稳态可以长达一个周期,在这个周期内,亚稳态特性减弱。在第二个时钟沿到来时,第二级同步器采样,之后才把该信号传递到内部逻辑中去。第二级输出是稳定且已被同步了的。如果在第二级采样时保持时间不够,第一级的输出仍然处于很强的亚稳态,将会导致第二级同步器也进入亚稳态,但这种故障出现的概率比较小。

    一般情况下,两级同步器总体的故障概率是一级同步器故障概率的平方。在大部分的同步化设计中,两级同步器足以消除所有可能的亚稳态了。

    基本D触发器、同步D触发器和异步D触发器的Verilog描述

    //基本D触发器

    module D_EF(Q,D,CLK)

    input D,CLK;

    output Q;

    reg Q; //在always语句中被赋值的信号要声明为reg类型 寄存器定义

    always @ (posedge CLK) //上升沿,下降沿用negedge表示,^_^ 需要记忆

    begin Q 《= D; end

    endmodule

    //带异步清0、异步置1的D触发器

    module D_EF(q,qn,d,clk,set,reset)

    input d,clk,set,reset;

    output q,qn;

    reg q,qn;//寄存器定义

    always @ (posedge clk or negedge set or negedge reset)

    begin

    if(!reset) begin q《=0;qn《=1;end//异步清0,低有效

    else if(!set) begin q《=1;qn《=1;end //异步置1,低有效

    else begin q《=~d;qn《=~d;end

    end

    endmodule

    //带同步清0、同步置1的D触发器

    module D_EF(q,qn,d,clk,set,reset)

    input d,clk,set,reset;

    output q,qn;

    reg q,qn;

    always @ (posedge clk)

    begin

    if(reset) begin q《=0;qn《=1;end//同步清0,高有效

    else if(set) begin q《=1;qn《=1;end //同步置1,高有效

    else begin q《=~d;qn《=~d;end

    end

    endmodule

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  • SQL触发器详解

    2021-04-06 10:36:13
    触发器是一种特殊类型的存储过程,它不同于之前的我们介绍的存储过程。触发器主要是通过事件进行触发被自动调用执行的。而存储过程可以通过存储过程的名称被调用。 -- 购买商品,更新库存的触发器 go create trigger...

    触发器是一种特殊类型的存储过程,它不同于之前的我们介绍的存储过程。触发器主要是通过事件进行触发被自动调用执行的。而存储过程可以通过存储过程的名称被调用。

    什么是触发器
    触发器对表进行插入、更新、删除的时候会自动执行的特殊存储过程。触发器一般用在check约束更加复杂的约束上面。触发器和普通的存储过程的区别是:触发器是当对某一个表进行操作。诸如:update、insert、delete这些操作的时候,系统会自动调用执行该表上对应的触发器。SQL Server 2005中触发器可以分为两类:DML触发器和DDL触发器,其中DDL触发器它们会影响多种数据定义语言语句而激发,这些语句有create、alter、drop语句

    DML触发器分为
    1、 after触发器(之后触发)

    • a.insert触发器
    • b.update触发器
    • delete触发器

    2、instead of触发器(之前触发)

    其中after触发器要求只有执行某一操作insert、update、delete之后触发器才被触发,且只能定义在表上。而instead of触发器表示并不执行其定义的操作(insert、update、delete)而仅是执行触发器本身。既可以在表上定义instead of触发器,也可以在视图上定义。

    触发器有两个特殊的表:插入表(instered表)和删除表(deleted表)。这两张是逻辑表也是虚表。有系统在内存中创建者两张表,不会存储在数据库中。而且两张表的都是只读的,只能读取数据而不能修改数据。这两张表的结果总是与被改触发器应用的表的结构相同。当触发器完成工作后,这两张表就会被删除。Inserted表的数据是插入或是修改后的数据,而deleted表的数据是更新前的或是删除的数据。

    -- 购买商品,更新库存的触发器
    go
    create trigger shop_trigger
    on shop
    for insert
    as
    begin
    declare @productid int;
    declare @number int;
    -- 查询插入的产品id和数量
    select @productid,@number from inserted;
    -- 更新库存
    update inventory set number=@number+a.number from inventory a where productid=@productid
    end
    
    select * from inventory
    select * from shop;
    
    insert into shop values(2,3,90);
    delete from shop where id=2
    

    结果报错
    在这里插入图片描述
    此处声明变量时没有将查询的字段信息复制给声明变量,修改触发器

    
    --修改触发器
    go 
    alter trigger shop_trigger
    on shop
    for insert 
    as
    begin
    declare @productid int;--声明变量
    declare @pnumber int;
    -- 查询插入的产品id和数量
    select @productid=productid,@pnumber=pnumber from inserted; --赋值给声明变量
    -- 更新库存
    update inventory set number=@pnumber+a.number from inventory a where productid=@productid;
    end
    
    select * from inventory;
    select * from shop;
    
    insert into shop values(2,3,60);
    delete from shop where id=1
    exec sp_help shop_trigger;
    drop trigger shop_trigger
    
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  • JK触发器

    千次阅读 2021-07-26 07:40:46
    JK触发器是数字电路触发器中的一种基本电路单元。...中文名JK触发器外文名JK flip-flop功能:置0、置1、保持和翻转基础:主从RS触发器特点:不用考虑一次变化现象JK触发器功能描述编辑语音JK触发...

    JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能,在各类集成触发器中,JK触发器的功能最为齐全。在实际应用中,它不仅有很强的通用性,而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。

    中文名

    JK触发器

    外文名

    JK flip-flop功能:

    置0、置1、保持和翻转

    基础:

    主从RS触发器

    特点:

    不用考虑一次变化现象

    JK触发器功能描述

    编辑

    语音

    JK触发器[1]

    逻辑简图如图1所示

    dd0f1d634211c6e5410b1e1b9ff43b0b.png

    图1

    JK触发器和触发器中最基本的RS触发器结构相似,其区别在于,RS触发器不允许R与S同时为1,而JK触发器允许J与K同时为1。当J与K同时变为1的同时,输出的值状态会反转。也就是说,原来是0的话,变成1;原来是1的话,变成0。 对应表如下:JK触发器运算

    JK动作QQnext动作

    00保持XX不变

    01重置X0重置

    10设置X1设置

    11反转1(0)0(1)反转

    JK触发器的时序图

    7e0cf6e301bbefc1c2fc308c3396f1ed.png

    脉冲工作特性如图2所示

    dec360c7448efe7257dcfc67e4fec34a.gif

    图2 JK触发器该触发器无一次变化现象,输入信号可在CP 触发沿由1变0时刻前加入。由图2可知,该电路要求J、K信号先于CP 信号触发沿传输到G3、G4的输出端,为此它们的加入时间至少应比CP 的触发沿提前一级与非门的延迟时间。这段时间称为建立时间test。

    输入信号在负跳变触发沿来到后就不必保持,原因在于即使原来的J、K信号变化,还要经一级与非门的延迟才能传输到G3和G4的输出端,在此之前,触发器已由G12、G13、G22、G23的输出状态和触发器原先的状态决定翻转。所以这种触发器要求输入信号的维持时间极短,从而具有很高的抗干扰能力,且因缩短tCPH 可提高工作速度。

    从负跳变触发沿到触发器输出状态稳定,也需要一定的延迟时间tCPL。显然,该延迟时间应大于两级与或非门的延迟时间。即tCPL大于2.8tpd。

    综上所述,对边沿JK 触发器归纳为以下几点:

    1.边沿JK 触发器具有置位、复位、保持(记忆)和计数功能; 2.边沿JK 触发器属于脉冲触发方式,触发翻转只在时钟脉冲的负跳变沿发生; 3.由于接收输入信号的工作在CP下降沿前完成,在下降沿触发翻转,在下降沿后触发器被封锁,所以不存在一次变化的现象,抗干扰性能好,工作速度快。

    JK触发器产品分类

    编辑

    语音

    JK触发器主从JK 触发器

    电路结构

    3f0500ee61842f5ce7db1c153301eb0a.gif

    图3 JK触发器电路图主从JK 触发器是在主从RS触发器的基础上组成的,如图3所示。 在主从RS触发器的R端和S端分别增加一个两输入端的与门G11和G10,将Q端和输入端经与门输出为原S端,输入端称为J端,将Q端与输入端经与门输出为原R端,输入端称为K端。

    工作原理

    由上面的电路可得到S=JQ,R=KQ。代入主从RS触发器的特征方程得到:

    J=1,K=0时,Qn+1=1;

    J=0,K=1时,Qn+1=0;

    J=K=0时,Qn+1=Qn;

    J=K=1时,Qn+1=~Qn;

    由以上分析,主从JK 触发器没有约束条件。在J=K=1时,每输入一个时钟脉冲,触发器翻转一次。触发器的这种工作状态称为计数状态,由触发器翻转的次数可以计算出输入时钟脉冲的个数。

    工作特性

    建立时间:是指输入信号应先于CP信号到达的时间,用tset表示。由图4可知,J、K信号只要不迟于CP信号到达即可,因此有tset=0。保持时间:为保证触发器可靠翻转,输入信号需要保持一定的时间。保持时间用tH表示。如果要求 CP=1期间J、K的状态保持不变,而CP=1的时间为tWH,则应满足:tH≥tWH。

    cd7bc0b28dd702278ff2613b544135ec.png

    图4 JK触发器电路图传输延迟时间:若将从CP下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间,则有:tPLH=3tpd tPHL=4tpd 最高时钟频率:因为主从触发器都是由两个同步RS 触发器组成的,所以由同步RS触发器的动态特性可知 ,为保证主触发器的可靠翻转,CP高电平的持续时间tWH应大于3tpd。同理,为保证从触发器能可靠地翻转, CP低电平的持续时间tWL也应大于3tpd。因此,时钟信号的最小周期为:Tc(min)≥6tpd 最高时钟频率fc(max)≤1/6tpd。

    如果把图4的J、K触发器接成T触发器使用(即将J和K相连后接至高电平),则最高时钟频率还要低一些。因为从CP的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL≥4tpd,如果CP信号的占空比为50%,那么CP信号的最高频率只能达到fc(max)=1/2tPHL=1/8tpd。

    JK触发器带清零功能的主从下降沿触发JK触发器

    若 Reset=0时:

    J=1,K=0时,Qn+1=1;

    J=0,K=1时,Qn+1=0;

    J=K=0时,Qn+1=Qn;

    be2c0ff867d5abad7c25472ba22a1e2f.png

    带清零功能的主从下降沿JK触发器J=K=1时,Qn+1=Qn;若 Reset=1时:

    不论J、K与Qn的值,Qn+1=0。

    JK触发器集成触发器

    集成JK触发器的产品较多,以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如图5所示。其功能表如表7.5.1所示。如果在一片集成器件中有多个触发器,通常在符号前面(或后面)加上数字,以表示不同触发器的输入、输出信号,比如C1与1J、1K同属一个触发器。

    综上所述

    对主从JK 触发器归纳为以下几点:

    1.主从JK触发器具有置位、复位、保持(记忆)和计数功能;

    2.主从JK触发器属于脉冲触发方式,触发翻转只在时钟脉冲的负跳变沿发生;

    4a3b378762bdf330ab34be4d08113a30.gif

    图5 JK触发器电路图3.不存在约束条件,但存在一次变化现象。4.产生一次变化的原因是因为在CP=1期间,主触发器一直在接收数据,但主触发器在某些条件下(Q=0,CP=1期间J端出现正跳沿干扰或Q=1,CP=1期间K端出现正跳沿干扰),不能完全随输入信号的变化而发生相应的变化,以至影响从触发器 状态与输入信号的不对应。

    JK触发器分立元件构成的触发器

    两个PNP三极管(上拉管)并联构成二输入与非门电路,三个PNP三极管并联则构成三输入与非门电路。

    每个按键按下时提供高电平,松开时提供低电平。CLK按下时主触发器工作,松开时从触发器工作。

    词条图册

    更多图册

    参考资料

    1.

    Digital electronics and design with VHDL

    .google book.25/2/2008[引用日期2017-05-12]

    展开全文
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空空如也

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