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  • 1.2 基本RS触发器原理

    2020-10-23 16:35:34
    基本RS触发器的概念及图形符号(左侧),右侧的图为内部结构。 SD、RD中的S表示Set,置1;R表示Reset,清0;D表示低电平有效。输出的互补的。 状态:某个时间点,输出端的值。 以下几幅图解释了触发器的4种工作...

    基本RS触发器的概念及图形符号(左侧),右侧的图为内部结构。
    基本RS触发器的概念及图形符号。
    SD、RD中的S表示Set,置1;R表示Reset,清0;D表示低电平有效。输出的互补的。
    在这里插入图片描述
    状态:某个时间点,输出端的值。
    在这里插入图片描述
    以下几幅图解释了触发器的4种工作原理。
    在这里插入图片描述
    在这里插入图片描述
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    当SD和RD都为0时,输出均为1,破坏了输出的互补关系。

    在这里插入图片描述
    当SD和RD从0变为1时,从Q或者~Q入手分析得到的结果不同,依赖于Q和 ~Q谁先反馈回去。基于以上两点,00的组合不允许出现。
    在这里插入图片描述
    低电平有效,故:
    (1)SD有效,要置1,所以触发器处的输出端Q为1,处于“1”的状态。
    (2)RD有效,要清0,所以触发器处的输出端Q为0,处于“0”的状态。
    (3)SD和RD均无效,所以触发器的输出由Q和~Q自己决定。(双稳态电路)
    (4)SD和RD均有效,所以触发器的输出无法决定。
    在这里插入图片描述

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  • 数字逻辑之基本RS触发器

    万次阅读 多人点赞 2019-05-26 23:07:25
    1、基本R—S触发器 上图是我自己动手画的一个R—S触发器。 R_n是一个低电平有效的复位端,R取reset的首字母,复位说白了就是置零。S_n是一个低电平有效的置位端,S取set的首字母,置位说白了就是置1。 1)R_n...

    以前自学数电,学到触发器那部分,找了好多资料,然而看得还是一知半解,可能自己当时看不进去,也可能是自己太笨了。现在终于把触发器搞懂了一点,就自己写了这个,记录一下。
    1、基本R—S触发器
    基本R-S触发器
    上图是我自己动手画的一个R—S触发器。
    R_n是一个低电平有效的复位端,R取reset的首字母,复位说白了就是置零。S_n是一个低电平有效的置位端,S取set的首字母,置位说白了就是置1。
    1)当R_n取0,S_n取1时,Q_n的输出即为一个0与某一个数的与非,结果为1,即Q_n=1,由于Q的结果是S_n与Q_n的与非,即S_n与1的与非,结果是0。
    2)当R_n = 1,S_n = 0时,与上面的分析方法类似,可得Q =1,Q_n = 0;
    3) 当R_n = 1,S_n = 1时,假设Q(现态)= 0,则Q_n(次态) = 1,Q(次态)=0。假设Q (现态)= 1,则Q_n(次态) = 0,Q(次态) = 1;
    Note:时序电路能称为时序电路就是因为它把这个时刻的输出状态引回到了输入,使得下个时刻的输出和这个时刻的输出有关。现态就是这个时刻输出值,次态就是下一个时刻的输出。
    4)当R_n = 0,S_n=0时,我们说这两个都是低电平有效的输入端,现在两个都为低电平,都有效,明显是不好的,而且如果两个信号都是0,输出明显都是1,破环了Q与Q_n互补的特性,所以这种状况称为禁止,我们不希望这种现象出现。
    当第四种现象出现并且R_n和S_n同时出现由低电平到高电平的跳变沿时,输出具体是多少取决于两个逻辑门的时延(信号从导线的一端跑到另一端都需要一个时间,信号进去一个逻辑门经过一定的操作得到结果更需要时间,这个时间就是时延)。假设nand1的时延小于nand2的时延,一开始送入的都是低电平,nand1的结果先输出1,然后作用于nand2的输入而且此时的S_n也变为高电平了,则Q=0,Q_n =1。nand1的时延大于nand2的时延的分析方法和上面一样。

    用verilog进行建模:

     nand #(1,2) na1  (Q_n,Q,R_n);//假设na1门上升沿时延1ns,下降沿时延2ns
     nand #(2,3) na2  (Q,Q_n,S_n);//假设na2门上升沿时延2ns,下降沿时延3ns
    

    仿真结果
    在这里插入图片描述

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  • 学习基本RS触发器的原理与设计方法; 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法。 实验要求 使用合适的或者你喜欢的描述方式来实现基本RS触发器;RS=11时,选择输出00或11中的一种输出组合。 ...

    实验目的

    1. 学习基本RS触发器的原理与设计方法;
    2. 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法。

    实验要求

    1. 使用合适的或者你喜欢的描述方式来实现基本RS触发器;当RS=11时,选择输出00或11中的一种输出组合。
    2. 课前任务:在Xilinx ISE上完成创建工程、编辑程序源代码、编程、综合、仿真、验证,确保逻辑正确性。
    3. 实验室任务:配置管脚,将输入R和S连接到2个开关上,将输出Q和Q#连接到2个LED灯。生成*.bit文件,完成板级验证。
    4. 撰写实验报告。

    实验原理

    基本RS触发器实验原理

    在这里插入图片描述

    程序代码

    module RSchufa(S,R,Q,P);
    		input S,R;
    		output reg P,Q;
    		always @(*)
    		if((~S)&R)begin Q=0;P=1;end
    		else if(S&(~R))begin Q=1;P=0;end
    		else if(S&R) begin P=1;Q=1;end
    endmodule
    

    测试用例

    	initial begin		
    	
    		R=1;S=0;
    		#100;
    		R=0;S=1;
    		#100;
    		R=0;S=0;
    		#100;
    		R=1;S=1;
    		#100;
    		R=1;S=0;
    		#100;
    		R=0;S=0;
    		#100;
    		R=0;S=1;
    		#100;
    
    	end  
    endmodule
    

    仿真波形图

    在这里插入图片描述

    电路管脚图

    在这里插入图片描述
    在这里插入图片描述

    引脚配置文件

    NET "R" LOC = T3;
    NET "S" LOC = U3;
    NET "P" LOC = P2;
    NET "Q" LOC = R1;
    
    NET "P" IOSTANDARD = LVCMOS18;
    NET "Q" IOSTANDARD = LVCMOS18;
    NET "R" IOSTANDARD = LVCMOS18;
    NET "S" IOSTANDARD = LVCMOS18;
    
    NET "R" PULLDOWN;
    NET "S" PULLDOWN; 
    

    工程文件

    工程文件: 基本RS触发器设计实验.

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  • 锁存器/触发器的总结

    2020-04-14 14:39:47
    1.触发方式分类(1) 按逻辑功能:RS触发器/SR触发器D触发器JK触发器T触发器(2) 按触发方式:电平触发器边沿触发器主从触发器(3) 按电路结构:基本RS触发器CLK钟控触发器(4) 按存储数据:静态触发器动态触发器 ...

    触发器使用指南

    触发器有不同类别,也有不同组合
    按照下面解释的各种类别来看,
    逻辑功能其实也就是看输入端是怎么输入,逻辑功能是针对特性方程而言。
    触发方式是针对CLK而言,可能在CLK高电平时会触发工作,或者在低电平,或者是在低->高的边沿(上升沿),高->低的边沿(下降沿)触发。
    按照实际出现的触发器,有边沿触发的D触发器,边沿触发的JK触发器,脉冲触发的JK触发器,等等。

    (1) 按逻辑功能:

    1.RS触发器/SR触发器

    1).RS触发器与SR触发器的区别在优先级
    RS触发器当置位和复位信号均为1时,SR变化后,输出为0,复位优先,
    SR触发器当置位和复位信号均为1时,SR变化后,输出为1,置位优先。
    谁在前,谁优先

    2).SR的方程和功能表
    方程:Q*=S’|R’Q

    S R Q Q*
    0 0 0 0
    0 0 1 1
    0 1 0 0
    0 1 1 0
    1 0 0 1
    1 0 1 1
    1 1 0 0*
    1 1 1 0*

    3).功能描述
    ①S=0 R=0,Q保持不变
    ②S=1 R=0,Q*=1
    ③S=0 R=1,Q*=0
    ④S=1 R=1,Q*=1,当S与R归零时状态不定,若R先归零,则与②情况相同,置位优先,称为RS;若S先归零,则与③情况相同,复位优先,称为SR.

    2.D触发器

    1).D的方程和功能表
    方程:Q*=D

    D Q Q*
    0 0 0
    0 1 0
    1 0 1
    1 1 1

    2).功能描述
    ①D=0,Q*=0
    ②D=1,Q*=1

    3.JK触发器

    1).JK的方程和功能表
    方程:Q*=JQ’+K’Q

    J K Q Q*
    0 0 0 0
    0 0 1 1
    0 1 0 0
    0 1 1 0
    1 0 0 1
    1 0 1 1
    1 1 0 1
    1 1 1 0

    2).功能描述
    ①J=0 K=0,Q保持不变
    ②J=1 K=0,Q*=1
    ③J=0 K=1,Q*=0
    ④J=1 K=1,Q反转

    4.T触发器

    1).T的方程和功能表
    方程:Q*=TQ’+T’Q

    T Q Q*
    0 1 1
    0 0 0
    1 0 1
    1 1 0

    2).功能描述
    ①T=0,Q保持不变
    ②T=1,Q反转

    (2) 按触发方式:

    1.电平触发器

    时钟电平触发的触发器。以时钟脉冲作为控制信号CLK来控制,在触发状态下根据信号的变化而变化。这个信号可以是SR/RS,T,D,JK等逻辑功能对应的方式输入。
    图例为电平触发的SR触发器
    在这里插入图片描述
    若另加SD,RD,即异步控制端,异步控制端不受CLK控制,并且在CLK触发的情况下,若异步控制端有信号输入,则忽略CLK的作用。
    异步

    2.边沿触发器

    接收时钟信号CLK 的某一约定跳变(上升沿或下降沿)来到时的输入数据。在CLK=1及CLK=0 期间以及未跳变时,触发器不接收数据。
    图例为带有异步控制端的边沿触发D触发器,
    其上升沿触发,仅在上升沿时Q根据D的信号来变化,其他时间均不变化
    若CLK端有一个小圈,则为下降沿触发的触发器。
    在这里插入图片描述

    3.主从/脉冲触发器

    为克服电平触发的SR触发器在一个CLK周期内输出状态可能发生多次反转的缺点,用时钟脉冲触发的触发器。简成脉冲触发的触发器,其结构为主从结构。
    若CLK高有效,则下降沿触发;若CLK低有效,则上升沿触发。
    图例为脉冲触发的SR触发器(高有效,下降沿)
    在这里插入图片描述
    图例为脉冲触发的JK触发器(高有效,下降沿)
    在这里插入图片描述

    (3) 按电路结构:

    1.基本RS触发器

    与非门构成的SR锁存器
    在这里插入图片描述
    在这里插入图片描述
    其功能见 RS触发器/SR触发器

    2.CLK钟控触发器

    同电平触发。

    (4) 按存储数据:

    1.静态触发器(无内容)

    2.动态触发器(无内容)

    展开全文
  • 除了钟控D触发器,钟控JK触发器也可以消除...基本RS触发器–>加两个与非门与时钟信号,构成钟控RS触发器–>将输入端的连接方式改变,构成钟控D触发器和钟控JK触发器–>在钟控JK触发器的基础上, 改造出钟控T
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    2020-10-23 15:46:22
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  • D触发器

    千次阅读 2010-10-27 21:37:00
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  • SR触发器和JK触发器

    千次阅读 2014-06-04 22:36:00
    基本RS触发器的逻辑方程为:Q(n+1)=一S+RQ(n); 约束方程:R+S=1; 根据上述两个式子得到它的四种输入与输出的关系: 1.R端有效(0),S端无效时(1),则Q=0,Q非=1,触发器置0; 2.R端无效(1)、S端有效时(0),则Q=...
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当基本rs触发器的