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  • 简述影响 Cache 命中率的因素 摘要: 存储器是计算机的核心部件之一。由于 CPU 和主存在速度上的存在着巨大差 异, 现代计算机都在 CPU 和主存之间设置一个高速、 小容量的缓冲存储器 cacheCache 最重要的技术...

    简述影响 Cache 命中率的因素

    摘要: 存储器是计算机的核心部件之一。由于 CPU 和主存在速度上的存在着巨大差 异 现代计算机都在 CPU 和主存之间设置一个高速、 小容量的缓冲存储器 cache。 Cache 最重要的技术指标是它的命中率。

    本文简单讨论了影响 Cache 命中率的几 个因素。

    关键字:cache 容量块大小替换算法映射方式。

    一、引言 在计算机技术发展过程中,主存储器存取速度一直比中央处理器操作速度慢 得多 使中央处理器的高速处理能力不能充分发挥整个计算机系统的工作效率 受到影响。有很多方法可用来缓和中央处理器和主存储器之间速度不匹配的矛 盾如采用多个通用寄存器、多存储体交叉存取等在存储层次上采用高速缓冲 存储器也是常用的方法之一。很多大、中型计算机以及新近的一些小型机、微型 机也都采用高速缓冲存储器。 高速缓冲存储器的容量一般只有主存储器的几百分之一但它的存取速度能 与中央处理器相匹配。 根据程序局部性原理正在使用的主存储器某一单元邻近 的那些单元将被用到的可能性很大。因而当中央处理器存取主存储器某一单元 时 计算机硬件就自动地将包括该单元在内的那一组单元内容调入高速缓冲存储 器 中央处理器即将存取的主存储器单元很可能就在刚刚调入到高速缓冲存储器 的那一组单元内。于是中央处理器就可以直接对高速缓冲存储器进行存取。在 整个处理过程中 如果中央处理器绝大多数存取主存储器的操作能为存取高速缓 冲存储器所代替 计算机系统处理速度就能显著提高。 高速缓冲存储器最重要的 技术指标是它的命中率。

    二、简述影响 cache 命中率的因素

    1、Cache 容量对命中率的影响 Cache 的命中率随它的容量的增加而提高它们之间的关系曲线如图所示。在 Cache 容 量比较小的时候命中率提高得非常快但根据边际效应递减原理随着 Cache 容量的增加 命中率提高的速度逐渐降低。当 Cache 的容量增加到无穷大时命中率可望达到 100%但 是这在实际是做不到的。 在一般情况下图中的关系曲线可以近似地表示为 H=1-S-0.5。因此当 Cache 的容量 达到一定值之后再增加 Cache 容量命中率的提高很少。 Cache 命中率 H 与容量 S 的关系

    2、Cache 块大小对命中率的影响 当 Cache 的容量一定时 在采用组相联映象和变换方式的 Cache 中 块的大小对命中率 的影响非常敏感。我们可以从下面的 Cache 映象逻辑表达式分析: 设 Cache 的总量为 S组数为 M组内块数为 N块大小为 A。所以有: S = M*N*A 由上式可知在 Cache 的容量 S 和 Cache 组内块数 N(也可换成是组数 M)固定不变时 Cache 块大小与组数成反比。 因此当 Cache 的块容量很小组的数目就多主存中的某一块可以映象到 Cache 中的 块数就少所以此时Cache 的命中率低。 随着块大小的增加 由于程序的空间局部性起主要作用 同一块中数据的利用率比较高。 因此Cache 的命中率开始升高。但如果块变得过大的话会减少装入 Cache 的总行数 而且也会使得离所访问的位置较远的块被再次使用的概率变小。因此这种增加趋势在某 一个“最佳块大小”处使 Cache 命中率达到最大值。在这一点以后命中率随着块大小的 增加反而减小。因为实际上当块的容量变得比较大时(此时还是在组相联映象中并没有 蜕变成全相联映象)进入 Cache 中的许多数据可能根本用不上。而且随着块大小的增 加程序时间局部性的作用就会逐渐减弱。最后当块大小等于整个 Cache 的容量时(此 时主存块应该是按成组的方式被调入 Cache)命中率将趋近于零。 所以根据 Cache 块的容量由小到大的变化

         (1) 对于给定的 Cache 容量当块大小增加时命中率开始时处于上升趋势后来反而 会下降。

         (2) Cache 容量越大会使命中率达到最高的拐点的块大小增大。 在这里 导致命中率先上升后下降的原因在于增加块大小产生双重作用。 一方面会减少 强制性失效因为程序局部性原理增加块大小增加了利用空间局部性的机会;另一方面 在容量一定情况下 增加块大小会减少总的块数目 会增加冲突失效 在 Cache 容量较小时 还可能增加容量失效。刚开始增加块大小时由于块大小还不是很大上述第一种作用超过 第二种作用使命中率上升。当块大小增加到一定程度时第二种作用会超过第一种作用 使命中率下降。 综上所述块的大小对 Cache 命中率的影响是显而易见的;而 Cache 命中率对整个 Cache 存储系统的存取效率的影响又是至关重要的。所以对于系统体系结构的设计人员 甚至是软件开发人员来说关于块大小的最佳选择都是值得研究的。

    3、Cache 中与主存映射方式对命中率的影响

         3-1.全相联方式 地址映象规则:主存的任意一块可以映象到 Cache 中的任意一块 (1) 主存与缓存分成相同大小的数据块。 (2) 主存的某一数据块可以装入缓存的任意一块空间中。 全相联方式的对应关系如图所示。如果 Cache 的块数为 Cb主存的块数为 Mb则映象关系 共有 Cb×Mb 种。 应用全相联的方式命中率比较高Cache 存储空间利用率高。但是访问相关存储器时每次 都要与全部内容比较速度低成本高因而应用少。

         3-2.直接相联方式 地址映象规则: 主存储器中一块只能映象到 Cache 的一个特定的块中。 (1) 主存与缓存分成相同大小的数据块。 (2) 主存容量应是缓存容量的整数倍将主存空间按缓存的容量分成区主存中每 一区的块数与缓存的总块数相等。 (3) 主存中某区的一块存入缓存时只能存入缓存中块号相同的位置。 图示出了直接相联映象规则。 可见主存中各区内相同块号的数据块都可以分别调入 缓存中块号相同的地址中但同时只能有一个区的块存入缓存。由于主、缓存块号相同因 此目录登记时只记录调入块的区号即可。 应用直接相联的方式地址映象方式简单数据访问时只需检查区号是否相等即可因 而可以得到比较快的访问速度硬件设备简单。 但是使得替换操作频繁命中率比较低。

          3-3.组相联映象方式 组相联的映象规则: (1) 主存和 Cache 按同样大小划分成块。 (2) 主存和 Cache 按同样大小划分成组。 (3) 主存容量是缓存容量的整数倍将主存空间按缓冲区的大小分成区主存 中每一区的组数与缓存的组数相同。 (4) 当主存的数据调入缓存时主存与缓存的组号应相等也就是各区中的某 一块只能存入缓存的同组号的空间内但组内各块地址之间则可以任意存放 即 从主存的组到 Cache 的组之间采用直接映象方式; 在两个对应的组内部采用全相联 映象方式。 应用组相联的方式块的冲突概率比较低块的利用率大幅度提高块失效率明显降低。 但是实现难度和造价要比直接映象方式高。

    4、Cache 的替换算法对命中率的影响 当新的主存块需要调入 Cache 并且它的可用空间位置又被占满时需要替换掉 Cache 的数据这就产生了替换策略(算法)问题。根据程序局部性规律可知:程序在运行中总 是频繁地使用那些最近被使用过的指令和数据。这就提供了替换策略的理论依据。 替换算法目标就是使 Cache 获得最高的命中率。Cache 替换算法是影响代理缓存系统性 能的一个重要因素一个好的 Cache 替换算法可以产生较高的命中率。

    常用算法如下:

    (1)随机法(RAND 法) 随机替换算法就是用随机数发生器产生一个要替换的块号 将该块替换出去 此算法简 单、易于实现而且它不考虑 Cache 块过去、现在及将来的使用情况但是没有利用上层存 储器使用的“历史信息”、没有根据访存的局部性原理故不能提高 Cache 的命中率命中 率较低。

    (2)先进先出法(FIFO 法) 先进先出(First-In-First-OutFIFO)算法。就是将最先进入 Cache 的信息块替换出 去。FIFO 算法按调入 Cache 的先后决定淘汰的顺序选择最早调入 Cache 的字块进行替换 它不需要记录各字块的使用情况比较容易实现系统开销小其缺点是可能会把一些需要 经常使用的程序块(如循环程序)也作为最早进入 Cache 的块替换掉而且没有根据访存的 局部性原理故不能提高 Cache 的命中率。因为最早调入的信息可能以后还要用到或者经 常要用到如循环程序。此法简单、方便利用了主存的“历史信息” 但并不能说最先 进入的就不经常使用其缺点是不能正确反映程序局部性原理命中率不高可能出现一种 异常现象。

    (3)近期最少使用法(LRU 法) 近期最少使用 (Least Recently Used LRU) 算法。 这种方法是将近期最少使用的 Cache 中的信息块替换出去。 该算法较先进先出算法要好一些。 但此法也不能保证过去不常用将来 也不常用。 LRU 法是依据各块使用的情况总是选择那个最近最少使用的块被替换。这种方法虽然 比较好地反映了程序局部性规律但是这种替换方法需要随时记录 Cache 中各块的使用情 况以便确定哪个块是近期最少使用的块。LRU 算法相对合理但实现起来比较复杂系统 开销较大。 通常需要对每一块设置一个称为计数器的硬件或软件模块用以记录其被使用的 情况。

    结论: 在 Cache 容量较小的情况下随机策略相对较好而随着 Cache 容量的增加最近最少 使用(LRU)和先进先出(FIFO)策略的效果较好。所以一般的计算机默认的采用 LRU 替换策 略。 由于主存中的块比 Cache 中的要多 所以当要从主存调入一个块到 Cache 中时 会出现 该快所映像到的一组 Cache 块已被占用的情况。这是需要强制其中的一块移出 Cache以接 纳新的 Cache 块。这就需要替换策略选择替换的块。 替换策略主要是在对 Cache 块进行淘汰时 如何选择要替换的块的策略。 目前主要又三 种替换策略:最近最少使用(LRU)策略、先进先出(FIFO)策略、随机(RANDOM)策略。这三种 替换策略各有优劣。 好的替换策略会将使用率高的 Cache 块更长时间的驻留在 Cache 中 从 而降低 Cache 失效率提高 Cache 性能。

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  • 有关cache命中率的问题

    万次阅读 多人点赞 2017-12-07 14:40:24
    有关cache命中率的问题可以说是玩文字游戏,别上当就行 一、相关概念以及公式: ①cache命中率: 在一个程序执行期间,设Nc表示cache完成存取的次数,Nm表示主存完成存取的次数,h表示cache的命中率,则: ...

    参考资料:《计算机组成原理》(第五版) 白中英等著


    有关cache命中率的问题可以说是玩文字游戏,别上当就行敲打敲打敲打


    一、相关概念以及公式:

    ①cache命中率:

    在一个程序执行期间,设Nc表示cache完成存取的次数,Nm表示主存完成存取的次数,h表示cache的命中率,则:


    ②cache/主存系统的平均访问时间:

    若tc表示命中时cache的访问时间,tm表示未命中时主存的访问时间,h表示cache的命中率,则:  


    ③主存慢于cache的倍率:  


    ④访问效率: 





    二、有意思的来了:

    根据白中英版《计算机组成原理》中所阐述的tm的概念是“未命中时主存访问的时间”,这个就比较有意思了。个人认为这个tm不能单单理解为题目中给出的“主存的存储周期”,比如下面一道题目:

    某计算机的存储系统采用由cache-主存系统构成,cache的存储周期为10ns,主存的存储周期为50ns。若CPU执行一段程序时,cache完成存取的次数为4800次,主存完成存取的次数为200次,cache与主存不能同时访问,求该cache-主存系统的访问效率。


    习惯地认为这里“tm=50ns”,但是请注意一句话“cache与主存不能同时访问”,tm的定义是“未命中时主存的访问时间”,既然“未命中”,说明在该题的情景下,先访问了cache,用了10ns,再去访问主存。所以:tm=10+50=60ns 。


    以上仅是自己参考相关题目得出的结论,是不是符合原理还难说,以后还会继续关注该类问题。疑问疑问疑问


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  • Cache命中率问题

    千次阅读 2020-04-02 12:14:17
    计算机工作时,有很多子程序或指令是需要经常访问的,固将访问频率较高的部分放入速度快的cache中。CPU在访问内存时,首先...在一个程序执行期间,cache命中率 = cache完成存取的次数/(cache完成存取的次数 + 主存...

    计算机工作时,有很多子程序或指令是需要经常访问的,固将访问频率较高的部分放入速度快的cache中。CPU在访问内存时,首先判断所要访问的内容是否在Cache中,如果在,就称为“命中”,此时CPU直接从Cache中调用该内容;否则,就称为 “不命中”,CPU便去内存中调用所需的子程序或指令了。

    在一个程序执行期间,cache命中率 = cache完成存取的次数/(cache完成存取的次数 + 主存完成存取的次数)

    cache-主存的平均访问时间:cache命中率*cache的访问(存取)时间 + (1-cache命中率)*主存访问(存取)时间

    主存慢于cache的倍率 = 主存访问时间/cache的访问时间

    访问效率 = cache的访问时间/cache-主存的平均访问时间

     

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  • cache有三种映像组织方式:全相联映射、直接映射、组相联映射,不同的映像组织方式对cache命中率影响是不同的,通过试验验证cache的不同映像方式对cache命中率影响

    陆续写些关于新书《自己动手写CPU》的博客,本篇主要是讲解 gem5验证cache的不同映像方式对cache命中率的影响。


    cache的基本在http://blog.csdn.net/leishangwen/article/details/30049469中已有介绍,此处不再重复,只是简单介绍一下。

            主要由三大部分组成:

    •   Cache存储体:存放由主存调入的指令与数据块。
    •   地址转换部件:建立目录表以实现主存地址到缓存地址的转换。
    •   替换部件:在缓存已满时按一定策略进行数据块替换,并修改地址转换部件。


    地址映象:是指某一数据在内存中的地址与在缓冲中的地址,两者之间的对应关系。有三种地址映象的方式。

    1、全相联方式

      地址映象规则:主存的任意一块可以映象到Cache中的任意一块
      (1) 主存与缓存分成相同大小的数据块。
      (2) 主存的某一数据块可以装入缓存的任意一块空间中。

    2、直接相联方式

      地址映象规则: 主存储器中一块只能映象到Cache的一个特定的块中。
      (1) 主存与缓存分成相同大小的数据块。
      (2) 主存容量应是缓存容量的整数倍,将主存空间按缓存的容量分成区,主存中每一区的块数与缓存的总块数相等。
      (3) 主存中某区的一块存入缓存时只能存入缓存中块号相同的位置。 


    3、组相联映象方式

      组相联的映象规则:
      (1) 主存和Cache按同样大小划分成块。
      (2) 主存和Cache按同样大小划分成组。
      (3) 主存容量是缓存容量的整数倍,将主存空间按缓冲区的大小分成区,主存中每一区的组数与缓存的组数相同。
      (4) 当主存的数据调入缓存时,主存与缓存的组号应相等,也就是各区中的某一块只能存入缓存的同组号的空间内,但组内各块地址之间则可以任意存放, 即从主存的组到Cache的组之间采用直接映象方式;在两个对应的组内部采用全相联映象方式。


    下面通过试验验证cache的不同映像方式对cache命中率的影响。采用的CPU模型是timeing,默认的dcache是64KB,缓存line大小是64B。观察下面的程序:

    int main()
    {
    
        int i=0;
        long count=0;
        long temp[4096][8];           
         
        for(i=0;i<1000;i++)      
         {
             temp[0][0]=count++;   // 循环访问0,1024,2048
             temp[1024][0]=count++;
             temp[2048][0]=count++;
         }
    }
    有一个二维数组temp,在C语言中,二维数组在内存中是按照行的次序在按照列的次序存放,也就是说,二维数组中同一行的数据在内存中是挨着的,但同一列的数据在内存中是分散的。所以,这个temp数组刚好对应4096个cache行,而数据cache实际只有64KB,共1024行,也就是说,这个数组中有多个元素会映射到cache的同一行,比如:temp[0][0]、temp[1024][0]、temp[2048][0]都会映射到cache的同一行。

    上面的程序中,如果cache采用的是直接映射方式,那么会有大约1000*3次cache冲突,每次冲突都会替换cache,导致大约1000*3次cache reload,也会有大约1000*3次cache miss。

    如果采用的是4路组相联的映射方式,那么temp[0][0]、temp[1024][0]、temp[2048][0]会被映射到cache不同的组中,从而避免了cache冲突,也就不会发生那么多次cache miss、cache reload,大约只有3次。


    还是以我的开发环境为例,gem5安装在/root/gem5/gem5-stable-50ff05095970/路径下,修改tests/test-progs/hello/src目录下的hello.c,代码就是上面的代码。

    使用如下命令编译(需要在/root/gem5/gem5-stable-50ff05095970/tests/test-progs/hello/src目录下执行下面的命令):

        gcc --static hello.c -o hello  

    然后使用前几次编译得到的X86对应的gem5.opt运行hello,并且选择CPU模型是Timing,也就是顺序流水线模型,命令如下(需要在/root/gem5/gem5-stable-50ff05095970/路径下执行下面的命令),其中有一个参数l1d_assoc=1,该参数制定了相联的组数为1,也就是直接相联方式。

    ./build/X86/gem5.opt ./configs/example/se.py --cpu-type=timing --caches --l1d_assoc=1 -c ./tests/test-progs/hello/src/hello
    

    得到的统计结果在m5out/stats.txt中,找到其中的如下数据(数据cache写操作的缺失数):

    system.cpu.dcache.WriteReq_misses::cpu.data         3092

    再使用如下命令重新运行程序,其中参数l1d_assoc=4,该参数制定了相联的组数为4,也就是4路组相联方式。

    ./build/X86/gem5.opt ./configs/example/se.py --cpu-type=timing --caches --l1d_assoc=4 -c ./tests/test-progs/hello/src/hello
    得到的统计结果在m5out/stats.txt中,找到其中的如下数据(数据cache写操作的缺失数):
    system.cpu.dcache.WriteReq_misses::cpu.data           93

    从实验可知,对于测试程序而言,在4路组相联的cache下,可以大大减少cache miss的次数。


    在实验中,产生了一个问题,百思不得其解,还盼哪位大神指点指点。问题是这样的,我们看下面的程序:

    int main()
    {
    
        int i=0;
        long count=0;
        long temp[4096][8];           
         
        for(i=0;i<1000;i++)      
         {
             temp[0][0]=count++;   // 循环访问0,1024,2048,3072
             temp[1024][0]=count++;
             temp[2048][0]=count++;
             temp[3072][0]=count++;     // 比上面的测试程序多了这么一个赋值操作
          }
    }

    temp[0][0]、temp[1024][0]、temp[2048][0]、temp[3072][0]都会映射到cache的同一行,但是如果采用4路相联的cache,那么这四个值应该会被映射到不同的组中,这样按理说不会发生冲突,cache miss的次数大约是4次,但是实验结果显示是4000多次,不知道是什么原因。盼大神给解答。


    PS:找到原因了,在上面的代码中,变量i、count有可能与temp[0][0]也映射到cache的同一行,因为这几个变量是连续定义的,这样在后面的for循环中,每轮循环都会有多与4个变量被写到cache的同一行,这样即使将cache的路数设置为4,也还是会产生缺失,解决办法是在count的定义后面插入64个字节的空当,如下:

    int main()
    {
    
        int i=0,j=0;
        long count;
        long pading[8];                // 插入64字节的空当
        long temp[4096][8];          
         
        for(i=0;i<1000;i++)      
         {
             temp[0][0]=count++;   
             temp[1024][0]=count++;
             temp[2048][0]=count++;
             temp[3072][0]=count++;
         }
    }

    这样的得到的实验结果就是符合预期的,分别在数据cache的路数为1、2、4时运行上面的程序,可以发现路数为为4时将显著降低数据cache的miss次数,大约降低了1000倍,符合理论分析。

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空空如也

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