具有线与功能的门电路

TTL门电路与CMOS门电路
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2017-04-26 00:00:50

TTL和CMOS门电路的区别：

   1. TTL和带缓冲的TTL信号输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。
   2. CMOS电平：
   1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。
   3. 电平转换电路：
   因为TTL和COMS的高低电平的值不一样（ttl 5v<＝＝>cmos 3.3v），所以互相连接时需要电平的转换：就是用两个电阻对电平分压，没有什么高深的东西。
   4. OC门，即集电极开路门电路，OD门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。
   5. TTL和COMS电路比较：
   1）TTL电路是电流控制器件，而coms电路是电压控制器件。
   2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。
   3）COMS电路的锁定效应：
   COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。
   防御措施： 1）在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。
                     2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。
                     3）在VDD和外电源之间加线流电阻，即使有大的电流也不让它进去。
                     4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路得电源，再开启输入信号和负载的电源；关闭时，先
                        关闭输入信号和负载的电源，再关闭COMS电路的电源。
   6. COMS电路的使用注意事项
         1）COMS电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，
            给它一个恒定的电平。
         2）输入端接低内组的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。
         3）当接长信号传输线时，在COMS电路端接匹配电阻。
         4）当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。
         5）COMS的输入电流超过1mA，就有可能烧坏COMS。
   7. TTL门电路中输入端负载特性（输入端带电阻特殊情况的处理）：
         1）悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。
         2）在门电路输入端串联10K电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知，只有在输
            入端接的串联电阻小于910欧时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。这个一定要注
            意。COMS门电路就不用考虑这些了。
   8. TTL电路有集电极开路OC门，MOS管也有和集电极对应的漏极开路的OD门，它的输出就叫做开漏输出。OC门在截止时有漏电流输出，那就是漏电流，为什么有漏电流呢？那是因为当三机管截止的时候，它的基极电流约等于0，但是并不是真正的为0，经过三极管的集电极的电流也就不是真正的 0，而是约0。而这个就是漏电流。开漏输出：OC门的输出就是开漏输出；OD门的输出也是开漏输出。它可以吸收很大的电流，但是不能向外输出的电流。所以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。OD门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。
   9. 什么叫做图腾柱，它与开漏电路有什么区别？
   TTL集成电路中，输出有接上拉三极管的输出叫做图腾柱输出，没有的叫做OC门。因为TTL就是一个三级关，图腾柱也就是两个三级管推挽相连。所以推挽就是图腾。一般图腾式输出，高电平400UA，低电平8MA
   TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑"1"，0V等价于逻辑"0"，这被称做TTL（晶体管-晶体管逻辑电平）信号系统，这是计算机处理器控制的设备内部各部分之间通信的标准技术。
TTL电平信号对于计算机处理器控制的设备内部的数据传输是很理想的，首先计算机处理器控制的设备内部的数据传输对于电源的要求不高以及热损耗也较低，另外TTL电平信号直接与集成电路连接而不需要价格昂贵的线路驱动器以及接收器电路；再者，计算机处理器控制的设备内部的数据传输是在高速下进行的，而TTL接口的操作恰能满足这个要求。TTL型通信大多数情况下，是采用并行数据传输方式，而并行数据传输对于超过10英尺的距离就不适合了。这是由于可靠性和成本两面的原因。因为在并行接口中存在着偏相和不对称的问题，这些问题对可靠性均有影响；另外对于并行数据传输，电缆以及连接器的费用比起串行通信方式来也要高一些。       10. 闲置引脚处理：
      1）CMOS数字电路的空闲引脚，应该根据CMOS数字电路的种类、引脚的功能和电路的逻辑要求，分不同的情况进行处理。
         1. 对于多余的输出端一般应该悬空；
         2. 对于一个集成块中多余不用的门电路或触发器，应该将其所有的输入端接地（或接正电源Vcc）；
         3. 对于与门、与非门多余的输入端，可将其接正电源Vcc；也可将其与使用中的输入端并接在一起使用；
         4. 对于或门、或非门多余的输入端，可将其接地；也可将其与使用中的输入端并接使用；
         5. 对于触发器、计数器、译码器、寄存器等数字电路不用的输入端，应该根据电路逻辑功能的要求，将其接正电源Vcc或接地。例如：对于不用
            的清零端R（“1”电平清零）应将其接地；而对于不用的清零端R（“0”低电平清零）则应将其接正电源Vcc.
　　　２）TTL集成门电路使用时，对于闲置输入端（不用的输入端）一般不悬空，主要是防止干扰信号从悬空输入端引入电路。对于闲置输入端的处理以不改变电路逻辑状态及工作稳定为原则。常用的方法有以下几种：
　　(１)　与非门的闲置输入端可直接接电源电压VCC，或通过1～10kΩ的电阻接电源VCC。
　　　（2）如前级驱动能力允许时，可将闲置输入端与有用输入端并联使用。
　　　（3）在外界干扰很小时，与非门的闲置输入端可以剪断或悬空，但不允许接开路长线，以免引入干扰而产生逻辑错误。
　　　（4）或非门不使用的闲置输入端应接地，对与或非门中不使用的与门至少有一个输入端接地

上拉电阻下拉电阻的总结-转载

   上拉电阻：
      1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
      2、OC门电路必须加上拉电阻，才能使用。
      3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
      4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
      5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
      6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
      7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
   1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
   2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
   3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：
   1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
   2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
   3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
   4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

下拉电阻的设定的原则和上拉电阻是一样的。
   OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。
选上拉电阻时：
   500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。
   当输出高电平时，忽略管子的漏电流，两输入口需200uA
200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列
设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）

在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。
1. 电阻作用：
   1）接电组就是为了防止输入端悬空
   2）减弱外部电流对芯片产生的干扰
   3）保护cmos内的保护二极管,一般电流不大于10mA
   4 )上拉和下拉、限流
   5）改变电平的电位，常用在TTL-CMOS匹配
   6）在引脚悬空时有确定的状态
   7）增加高电平输出时的驱动能力。
   8）为OC门提供电流

l 那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。
l 如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，
l 尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱动,必须设置初始状态.防止直通!

2、定义：
l 上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！
l 上拉是对器件注入电流，下拉是输出电流
l 弱强只是上拉电阻的阻值不同，没有什么严格区分
l 对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

3、为什么要使用拉电阻：
l 一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。
l 数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！
l 一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：
比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电平的输入。
l 上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是你同学说的灌电流

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OC门与OD门以及线与逻辑

OC(Open Collector)门又叫集电极

开路

门，主要针对的是BJT

电路

(从上往下依次是基极，集电极，发射极)

OD(Open Dr

ai

n)门又叫漏极开路门，主要针对的是MOS管(从上往下依次是漏极、栅极、源极)

线与逻辑指的是两个输出端直接互联就可以实现“AND”的功能，如下图

如果按照该图的做法直接互联的话，会导致形成阻值低的通道，产生大

电流

，电路会出现问题的

那么这个时候就用到了OD门，

通常CMOS门电路都有反相器作为输出缓冲电路，如上图所示，如果将两个CMOS与非门G1和G2的输出端连接在一起，并设G1的输出处于高电平，TN1截止，TP1导通；而G2的输出处于低电平，TN2导通，TP2截止，这样从G1的TP1端到G2的TN2端将形成一低阻通路，从而产生很大的电流，很有可能导致器件的损毁。

那么，我们就需要寻找一种新的方式实现线与逻辑，即OD门。所谓漏极开路门(OD门)是指CMOS门电路的输出只有NMOS管，并且它的漏极是开路的。使用OD门时必须在漏极和电源VDD之间外接一个上拉

电阻

(pull-up resis

te

r)RP。如图2所示为两个OD与非门实现线与，将两个门电路输出端接在一起，通过上拉电阻接电源。

可以看出，OD门就是将反相器的上面的pmos管拿掉了而已。

当两个与非门的输出全为1时，输出为1；只要其中一个输出为0，则输出为0，所以该电路符合与逻辑功能，即L=(AB)‘(CD)’。

此外还有上下拉电阻以及推免输出

推挽输出也是一种实现线与的方法

OC门电路和OD门电路原理

1、OC门

OC门和OD门它们的定义如下：

OC：集电极开路(Open Collector)

OD：漏极输出(Open Drain)

这是相对于两个不同的

元器件

而命名的，OC门是相对于

三极管

而言，OD门是相对于MOS管。

我们先来分析下OC门电路的工作原理：

当INPUT输入高电平，Ube》0.7V，三极管U3导通，U4的b点电位为0，U4截止，OUTPUT高电平

当INPUT输入低电平，Ube《0.7V，三极管U3截止，U4的b点电位为高，U4导通，OUTPUT低电平

OC门电路

其中R25为上拉电阻：何为上拉电阻？将不确定的信号上拉至高电平。

假设：没有R25，那么OUTPUT的输出是通过ce与地连接在一起的，输出端悬空了，即高阻态。这时候OUTPUT的电平状态未知，如果后面一个电阻负载(即使很轻的负载)到地，那么输出端的电平就被这个负载拉到低电平，它是不能输出高电平的。

因此，需要接一个电阻到VCC，而这个电阻就叫上拉电阻。

2、OD门

OC门与OD门是十分相似的，将三极管换成了MOS管

当INPUT输入高电平，GS》

阈值电压

，MOS管Q1导通，Q3的G点电位为0，Q3截止，OUTPUT高电平

当INPUT输入低电平，GS《阈值电压，MOS管Q1截止，Q3的G点电位为高，Q3导通，OUTPUT低电平

OD门

开漏它其实利用了外围电路的驱动能力，减少了IC内部的驱动，因此想让它作为驱动电路，必须接上拉电阻才能正常工作，例如51

单片机

的P0口。而且驱动能力与上拉阻值和电压有关，电阻越大，相应的驱动电流就小。

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数字电路-门电路
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这一节对所涉及到的二极管、三极管、场效应管知识均只做必要介绍，更详细的内容请点击模拟电路系列博客。

基本概念

门电路：实现基本逻辑运算和复合运算的单元电路称为门电路，常用的门电路有非门、与非门、或非门、异或门、与或非门等。

正/负逻辑：以高电平表示逻辑1，低电平表示逻辑0，则称这种表示方法为正逻辑。反之，以高电平表示逻辑0，低电平表示逻辑1，则称这种表示方法为负逻辑。（除非特殊说明，本系列博客一律采用正逻辑。）

集成电路：将大量的分立元件通过特殊工艺集成在很小的半导体芯片上。（1961年美国德克萨斯公司(TI)率先发明。）

二极管门电路

半导体二极管的开关特性

静态特性：

将图1(左)中的开关用二极管代替，则可得到图2(右)所示的半导体二极管开关电路

图1 半导体二极管开关电路

对于图2所示二极管开关电路，由于二极管具有单向导电性，故它可相当受外加电压控制的开关。设 $V_{1}$ 的高电平为 $V_{1H}=V_{CC}$ ， $V_{1}$ 的低电平为 $V_{1L}=0$ ，且D为理想元件，即正向导通电阻为0，反向电阻无穷大，则稳态时当 $V_{1}=V_{1H}=V_{CC}$ 时，D截止，输出电压 $V_{D}=V_{0H}=V_{CC}$ 。当 $V_{1}=V_{1L}=0$ 时，D导通，输出电压 $V_{0}=V_{0L}=0$ 。即可以用输入电压vi的高低电平控制二极管的开关状态，并在输出端得到相应的高低电平。

然而二极管的特性并不是理想的开关特性，由半导体物理理论分析可知，二极管的特性可以近似地用的伏安特性曲线描述（图3），PN结所加电压 $u$ 与流过他的电流 $i$ 的关系为： $i=I_{s}(e\tfrac{qu}{kT}-1)$ ,式中 $I_{s}$ 为反向饱和电流， $q$ 为电子的电量， $k$ 为玻尔兹曼常数， $T$ 为热力学温度。

图3 PN结的伏安特性曲线

在分析二极管组成的电路时，虽然可以选用精确的二极管模型电路并通过计算机辅助分析求出准确结果，然而在多数情况下，需要通过近似的分析迅速判断二极管的开关状态。为此，经常需要利用近似的简化特性，以简化分析和计算过程。图4给出了二极管的三种近似的伏安特性曲线和对应的等效电路。具体分析过程略。

图4 二极管伏安特性的几种近似方法

动态特性：

当电路处于动态状态，即二极管两端电压突然反向时，半导体二极管所呈现的开关特性称为动态开关特性（简称动态特性），二极管的动态电流波形如图5所示。

图5 二极管动态电流波形

这是由于在输入电压转换状态的瞬间，二极管由反向截止到正向导通时，要等到PN节内部建立足够的电荷梯度后才开始有扩散电流形成，因此内电场的建立需要一定的时间，所以二极管电流的上升是缓慢的；当二极管由正向导通到反向截止时，因为PN节内尚有一定数量的存储电荷，所以有较大的瞬间反向电流流过，随着存储电荷的消散，反向电流迅速衰减并趋近与稳态时的反向饱和电流。由于时间很短，普通示波器不容易看到反向电流的瞬态波形。

在输入信号频率较低时，二极管的导通和截止的转换时间可以认为是瞬间完成的。但在输入信号频率较高时，此时间就不能忽略了。将二极管由截止转向导通所需的时间称为正向恢复时间（开通时间） $t_{on}$ ；二极管由导通转向截止所需的时间称为反向恢复时间（关断时间） $t_{re}$ ，两者统称为二极管的开关时间，一般 $t_{on}$ << $t_{re}$

二极管与门

简单的二极管与门电路如图6所示，设 $VCC=5V$ ，输入端A、B的高低电平为 $V_{1H}=3V,V_{1L}=0V$ ，二极管的正向导通压降为 $V_{DF}=0.7V$ ，则：当A、B中有一个是低电平0V时，至少有一个二极管导通，使得输出Y的电压为0.7V，为低电平；只有A、B中都加高电平3V时，两个二极管同时导通，使得输出Y为3.7V，为高电平。

图片6 二极管与门

二极管或门

二极管或门电路如图7所示，设输入端A、B的高低电平为 $V_{1H}=3V,V_{1L}=0V$ ，二极管的正向导通压降为 $V_{DF}=0.7V$ ，则：当A、B中有一个是高电平3V时，至少有一个二极管导通，使得输出Y的电压为2.3V，为高电平；只有A、B中都为低电平0V时，两个二极管同时截止，使得输出Y为0V，为低电平。

图片7 二极管或门

二极管构成的门电路虽然简单，但存在着严重的缺点：1，电平有偏移:输出的高低电平数值与输入的高低电平数值相差一个二极管的压降，后级的二极管门电路电平偏移，甚至使得高电平下降到门限值以下。2，带负载能力差：由于这种二极管门电路的输出电阻比较低，故带负载能力差，输出电平会随负载的变化而变化。因此，这种二极管门电路仅用作集成电路内部的逻辑单元，而不用在集成电路的输出端直接去驱动负载电路。可见，仅仅使用二极管门电路无法制作具有标准化输出电平的集成电路。

CMOS门电路

在CMOS集成电路中，以金属-氧化物-半导体场效应管（Metal-Oxide-Semiconductor Field-Effect Transistor，简称场效应管）作为开关器件。

MOS管的开关特性

MOS管的结构和工作原理

图8所示是MOS管的结构示意图和符号

图8 MOS管的结构和符号

当 $V_{DS}>0$ ，但 $V_{GS}=0$ 时，D-S间不导通， $I_{D}=0$ 。当 $V_{DS}>0$ ，且 $V_{GS}>V_{GS\left ( th \right )}$ (MOS管的开启电压）时，栅极下面的衬底表面形成一个N型反型层。这个反型层构成了D-S间的导电沟道，有 $I_{D}$ 流通。

MOS管的输入特性和输出特性

图9 MOS管漏极特性曲线

共源接法下的输出特性曲线又称为MOS管的漏极特性曲线，表示 $I_{D}$ 与 $V_{GS}$ 关系的曲线称为MOS管的转移特性曲线。

MOS管的基本开关电路

图10 MOS管的基本开关电路

当 $V_{1}=V_{GS}<V_{GS\left ( th \right )}$ 时， $V_{OH}\approx V_{DD}$ ， D-S间相当于一个断开的开关。当 $V_{1}>V_{GS\left ( th \right )}$ 并继续升高， $V_{OL}\approx 0$ ， D-S间相当于一个闭合的开关。若参数选择合理：输入低电平时MOS管截止，输出高电平。输入高电平时MOS管导通，输出低电平。

MOS管的开关等效电路

图11 MOS管的开关等效电路

$C_{1}$ 代表栅极的输入电容， $C_{1}$ 的数值约为几皮法。 $R_{ON}$ 为MOS管导通状态下的内阻，约在1kΩ以内。由于开关电路的输出端不可避免地会有一定的负载电容，所以在动态情况下，漏极电流 $I_{D}$ 的变化和输出电压 $V_{DS}$ 的变化都将滞后于输入电压的变化。

MOS管的四种类型

MOS管共有四种类型，除上面已经介绍的N沟道增强型，还有P沟道增强型、N沟道耗尽型、P沟道耗尽型几类。

图12 增强型PMOS管共源极接法和转移特性

当 $V_{GS}>V_{GS\left ( th \right )}$ ，管子截止， $I_{D}=0$ ， $V_{GS}<V_{GS\left ( th \right )}$ 时,管子导通，iD∝ V 2GS

图13 耗尽型NMOS管共源极接法和转移特性

当 $V_{GS}<V_{GS\left ( off \right )}$ (负值)，管子截止， $I_{D}=0$ ， $V_{GS}>V_{GS\left ( th \right )}$ 时,管子导通。

图14 耗尽型PMOS管共源极接法和转移特性

当 $V_{GS}>V_{GS\left ( off \right )}$ (正值)，管子截止， $I_{D}=0$ ， $V_{GS}<V_{GS\left ( th \right )}$ 时,管子导通。

CMOS反相器的电路结构和工作原理

CMOS反相器的电路结构

图15为CMOS反相器的电路，其中 $T_{1}$ 为P沟道增强型MOS管， $T_{2}$ 为N沟道增强型MOS管。它们构成互补对称电路。

当 $V_{1}=V_{1H}=0$ 为低电平时，T2截止， T1管导通，输出电压为高电平。当 $V_{1}=V_{1H}=V_{DD}$ 为高电平时，T2导通， T1管截止，输出电压为低电平。

图15 CMOS反相器电路

特点：1，无论 $V_{1}$ 是高电平还是低电平， $T_{1}$ 和 $T_{2}$ 管总是一个导通一个截止的工作状态，称为互补，这种电路结构称为CMOS电路；2，由于无论输入为低电平还是高电平， $T_{1}$ 和 $T_{2}$ 总是有一个截止的，其截止电阻很高，故流过 $T_{1}$ 和 $T_{2}$ 的静态电流很小，故其静态功耗很小。

电压传输特性和电流传输特性

反相器电压传输特性是输出电压 $V_{0}$ 和输入 $V_{1}$ 之间的关系曲线，如图16所示。

图16 反相器电压传输特性

AB段：输入低电平， $V_{1}<V_{GS\left ( th \right )N}$ , $T_{1}$ 管导通， $T_{2}$ 截止，输出电压为高电平，即 $V_{0}=V_{0H}=V_{DD}$ 。

CD段：输入高电平， $V_{1}>V_{DD}-\left | V_{GS\left ( th \right )P} \right |$ , $T_{1}$ 管截止， $T_{2}$ 导通，输出电压为低电平，即 $V_{0}=V_{0H}=0$ 。

BC段： $V_{GS\left ( th \right )N}<V_{1}<V_{DD}-\left | V_{GS\left ( th \right )P} \right |$ , $T_{1}$ $T_{2}$ 同时导通，若 $T_{1}$ $T_{2}$ 参数完全相同，则当 $V_{1}=\frac{1}{2}V_{DD}$ 时， $V_{0}=\frac{1}{2}V_{DD}$ 。

电流传输特性是反相器的漏极电流随输入电压变化曲线，如图17所示。也分成三段：

图17 CMOS反相器的电流传输特性

AB段：输入低电平， $V_{1}<V_{GS\left ( th \right )N}$ , $T_{1}$ 管导通， $T_{2}$ 截止，输出漏极电流近似为0。

CD段：输入高电平， $V_{1}>V_{DD}-\left | V_{GS\left ( th \right )P} \right |$ , $T_{1}$ 管截止， $T_{2}$ 导通，输出漏极电流近似为0。

BC段： $V_{GS\left ( th \right )N}<V_{1}<V_{DD}-\left | V_{GS\left ( th \right )P} \right |$ , $T_{1}$ $T_{2}$ 同时导通，有电流 $I_{D}$ 同时通过，若且在 $V_{1}=\frac{1}{2}V_{DD}$ 附近处，漏极电流最大，故在使用输入电压不应长时间工作在这段，以防由于功耗过大而损坏。

输入端噪声容限

由图16 CMOS反相器的电压传输特性可知，在输入电压 $V_{1}$ 偏离正常低电平或高电平时，输出电压 $V_{0}$ 并不随之马上改变，允许输入电压有一定的变化范围。输入端噪声容限：是指在保证输出高、低电平基本不变（不超过规定范围）时，允许输入信号高、低电平的波动范围。

图18 CMOS反相器输入噪声容限示意图

输入噪声容限为： $\left\{\begin{matrix} V_{NH}=V_{0H\left ( min \right )}-V_{1H\left ( min \right )}\\ V_{NL}=V_{1L\left ( max \right )}-V_{0L\left ( max \right )} \end{matrix}\right.$ ,输入噪声容限和电源电压 $V_{DD}$ 有关，当 $V_{DD}$ 增加时，电压传输特性右移，可以通过提高 $V_{DD}$ 来提高噪声容限。

CMOS 反相器的静态输入和输出特性

CMOS 反相器的静态（不考率输入输出延迟）输入和输出特性为输入端和输出端的伏安特性。

输入特性

输入特性是从CMOS反相器输入端看其输入电压与电流的关系。由于MOS管的栅极和衬底之间存在SiO2为介质的输入电容，而绝缘介质又很薄，非常容易被击穿，所以对由MOS管所组成的CMOS电路，必须采取保护措施。

图19 CMOS反相器的两种常用保护电路

其中 $D_{1}$ 和 $D_{2}$ ，正向导通压降为 $V_{DF}$ ＝0.5V～0.7V，反向击穿电压约为30V， $D_{2}$ 为分布式二极管，可以通过较大的电流， $R_{S}$ 的值一般在1.5~2.5KΩ之间。 $C_{1}$ 和 $C_{2}$ 为 $T_{1}$ 和 $T_{2}$ 的栅极等效电容。在输入信号正常工作范围内，即 $0\leqslant V_{1}\leqslant V_{DD}$ ，输入端保护电路不起作用。当 $V_{1}> V_{DD}+V_{F}$ 时， $D_{1}$ 导通，将栅极电位 $V_{G}$ 钳位在 $V_{DD}+V_{F}$ ，而当 $V_{1}<-V_{F}$ 时， $D_{2}$ 导通，将栅极电位 $V_{G}$ 钳位在 $-V_{F}$ ，这样使得 $C_{1}$ 、 $C_{2}$ 不会超过允许值。

其输入特性如图20所示：

图20 CMOS反相器的输入特性

输出特性

输出特性为从反相器输出端看输出电压喝输出电流的关系，包括输出为低电平输出特性和输出为高电平输出特性。

低电平输出特性：在输入为高电平，即 $V_{1}=V_{1H}=V_{DD}$ 时，此时 $T_{1}$ 截止， $T_{2}$ 导通，如图21所示，电流从负载注入 $T_{2}$ ，输出电压 $V_{OL}$ 随电流增加而提高。

图21 输出为低电平时的输出特性

高电平输出特性：在输入为低电平，即 $V_{1}=V_{1L}=0$ 时，此时 $T_{1}$ 导通， $T_{2}$ 截止，如图22所示，电流从 $T_{1}$ 管流出到负载，输出电压 $V_{OH}=V_{DD}-I_{OH}R_{ON1}$ 随电流增加而下降。

图22 输出为高电平时的输出特性

CMOS反相器的动态特性

前面的输入输出特性为静态特性，没有考虑电路转换状态时的延迟，动态特性要考虑传输延迟时间。

传输延迟时间 $t_{PHL}$ 和 $t_{PLH}$

由于MOS管的寄生电容和负载电容的存在，使得输出电压的变化滞后输入电压的变化，将输出电压变化迟后输入电压变化的时间成为传输延迟时间。

图23 CMOS反相器的输入输出波形

$t_{PHL}$ －输入电压前沿上升到幅值的50％与输出后沿下降到幅值的50％之间的差值。

$t_{PLH}$ －输入电压后沿下降到幅值的50％与输出前沿上升到幅值的50％之间的差值。

$t_{PD}$ －平均传输延迟时间， $t_{PD}=\left ( t_{PHL} + t_{PLH}\right )/2$

CMOS电路 $t_{PHL}$ ＝ $t_{PLH}$ 。

交流噪声容限

由于电路中存在着开关时间和分布电容的充放电过程，因而门电路输出状态的改变，直接与输入脉冲信号的幅度和宽度有关，当输入脉冲信号的宽度接近于门电路传输延迟时间的情况下，则需要较大的输入脉冲幅度才能使电路的输出发生变化。也就是说门电路对窄脉冲的噪声容限要高于直流噪声容限。

图24 交流噪声容限在不同VDD时交流噪声容限与噪声电压作用时间的关系

可以看出，噪音电压作用时间越短、电源电压越高。则交流噪音容限越大。

动态功耗

当CMOS反相器从一种稳定工作状态突然转变到另一种稳定状态过程中，将产生附加的功耗，称为动态功耗。它包括对负载电容充放电的功耗 $P_{C}$ 和在两个管子同时导通时 $V_{GS\left ( th \right )N}<V_{1}<V_{DD}-\left | V_{GS\left ( th \right )P} \right |$ 的功耗 $P_{T}$ 。

电容充放电的功耗 $P_{C}$ 为： $P_{C}=C_{L}fV_{DD}^{2}$ 。其中： $C_{L}$ －负载电容， $f$ －输入信号的频率， $V_{DD}$ －漏极电源电压

两个管子同时导通时的功耗 $P_{T}$ 为： $P_{T}=C_{PD}fV_{DD}^{2}$ 。其中： $C_{PD}$ 为功耗电容，一般由厂家给出。

总的动态功耗为： $P_{D}=P_{T}+P_{C}=\left ( C_{L} +C_{PD}\right )fV_{DD}^{2}$

CMOS反相器的总功耗静态功耗和动态功耗之和，即 $P_{YOY}=P_{DT}+P_{s}$ 。其中： $P_{s}$ 为静态功耗，由于稳定时无论输入是高电平还是低电平，总有一个管子是截止的，故静态功耗很小，故在计算总功耗时，一般只计算动态功耗。

扇出

扇出表示一个电路的输出端能够驱动同类型负载电路输入端的数目。一般来说，直流工作时扇出数目远大于动态工作时扇出数目。在低频时（小于1M赫兹）的工作条件下，CMOS电路的扇出数一般可达50以上。随着开关工作频率的提高，扇出数将随之下降。

其他逻辑功能的CMOS门电路

与非门：如图25所示， $T_{1}$ 、 $T_{3}$ 为两个串联的PMOS， $T_{2}$ 、 $T_{4}$ 为两个并联的NMOS。（分析略）

图25 CPMS与非门

或非门：如图26所示， $T_{1}$ 、 $T_{3}$ 为两个并联的PMOS， $T_{2}$ 、 $T_{4}$ 为两个串联的NMOS。（分析略）

图26 CPMS或非门

带缓冲级的CMOS门电路

上面电路存在的问题：
输出电阻 $R_{0}$ 受输入状态的影响。
输出电阻 $R_{0}$ 受输入状态的影响。
输入状态不同对电压传输特性有影响，使 $T_{2}$ 、 $T_{4}$ 达到开启电压时，输入电压 $V_{1}$ 不同。
改进电路均采用带缓冲级的结构，如图27为带缓冲级的CMOS与非门电路。

图27 带缓冲级的CMOS与非门电路

带缓冲级的CMOS门电路其输出电阻、输出高低电平均不受输入端状态的影响，电压传输特性更陡。

漏极开路输出的门电路（OD门）

为了满足输出电平的变换，输出大负载电流，以及实现“线与”功能，将CMOS门电路的输出级做成漏极开路的形式，称为漏极开路输出的门电路，简称OD（Open－Drain Output）门。

图28为OD输出与非门74HC03电路结构图，其与非门和非门都是CMOS逻辑门，输出管为漏极开路的NMOS门。

图28 OD输出与非门74HC03电路结构图

在使用OD门时，一定要将输出端通过电阻（叫做上拉电阻）接到电源上，如图29所示：

图29 OD门工作电路

普通的CMOS逻辑门输出端不能并联使用，但OD门可以将输出端直接相接，即实现线与逻辑，其电路如图30所示：

图30 线与逻辑电路的接法

工作原理、上拉电阻阻值计算、应用等略。

CMOS传输门

图31为CMOS传输门的电路图及逻辑符号

图31 CMOS传输门的电路图及逻辑符号

其中 $T_{1}$ 为NMOS管， $T_{2}$ 为PMOS管， $C$ 和 $C^{'}$ 为一对互补控制信号。

工作原理：若CMOS传输门的一端接输入电压 $V_{1}$ ，另一端接负载电阻 $R_{L}$ ，如图32所示。则：

图32 传输门的工作电路

$C$ ＝0， $C^{'}$ ＝1时：只要 $V_{1}$ 在0～ VDD之间变化， $T_{1}$ 和 $T_{2}$ 同时截止，输入和输出为高阻态，传输门截止，输出 $V_{0}$ ＝0。

$C$ ＝1， $C^{'}$ ＝0时：在 $V_{1}$ 在0～ VDD时，若 $0< V_{1} < VDD-V_{GS(th)N}$ ， $T_{1}$ 管导通， $T_{2}$ 管截止，如图33所示，输出为 $V_{0}=V_{1}$ ；若 $|V_{GS(th)P}|<V_{1}< VDD$ ， $T_{1}$ 管截止， $T_{2}$ 管导通，输出为 $V_{0}=V_{1}$ 。

图33 CMOS传输门的工作状态

特点：
由于 $T_{1}$ 和 $T_{2}$ 管的结构对称，即漏源可以互换，故CMOS传输门输入双向器件，其输出端和输入端也可以互换使用；
利用CMOS传输门和CMOS反相器可以组成各种复杂的逻辑电路，如一些组合逻辑电路，象数据选择器、寄存器、计数器等。
利用CMOS传输门可以组成双向模拟开关，用来传输连续变化的模拟电压信号，这一点是其它一般逻辑门无法实现的。
三态输出的CMOS门电路

其电路如图34所示，这是三态反相器，也称为输出缓冲器，输出的状态不仅有高电平、低电平，还有第三态－高阻态。

图34 CMOS三态门的电路

CMOS电路的正确使用

略

TTL门电路

TTL—Transistor-Transistor Logic(三极管－三极管逻辑），TTL逻辑门就是由双极型晶体三极管构成的逻辑门电路。

双极型三极管的开关特性

双极型三极管的结构：（参考模电系列博客相关章节）

双极型三极管的输入特性和输出特性：（参考模电系列博客相关章节）

双极型三极管的基本开关电路

三极管开关电路如图35所示：

图35 晶体三极管开关电路

稳态时若合理选择电路的参数，即：当 $V_{I}=V_{IL}<V_{ON}$ 死区电压），为低电平时，使得三极管处于截止状态，输出 $V_{O}=V_{OH}\approx V_{CC}$ ,为高电平。当 $V_{I}=V_{IH}$ ，为高电平时，使得 $I_{B}>I_{BS}=V_{CC} /\beta R_{C}$ ，三极管处于饱和导通状态，输出 $V_{O}=V_{OL}= V_{ces}\approx0$ ,为低电平。

双极型三极管的开关等效电路

三极管开关状态下的等效电路如图36所示。

图36 三极管开关状态下的等效电路

当三极管截止时，发射结反偏， $i_{c}\approx 0$ ，相当开关断开；当三极管饱和时，发射结正偏， $V_{CE}=V_{CE(sat)}\approx 0$ ，相当开关闭合。

双极型三极管的动态开关特性

在动态情况下，三极管在截止和饱和导通两种状态迅速转换时，三极管内部电荷的建立与消失都需要一定的时间，故集电极电流的变化要滞后于输入电压的变化。

图37 双极型三极管的动态开关特性

TTL反相器的电路结构和工作原理

电路结构

其电路如图38所示，它是由 $T_{1}$ 、 $R_{1}$ 和 $D_{1}$ 组成输入级、由 $T_{2}$ 、 $R_{2}$ 和 $R_{3}$ 组成倒相级、由 $T_{4}$ 、 $T_{5}$ 、 $R_{4}$ 、 $D_{2}$ 组成推拉式输出级构成的。设： $V_{CC}=5V$ ， $V_{IH}=3.4V$ ， $V_{IL}=0V$ ， PN结的导通压降为 $V_{ON}=0.7V$ 。（分析过程略）

图38 TTL反相器的电路

特点：1， $T_{1}$ 处于“倒置”状态，其电流放大系数远远小于1。2，由 $T_{4}$ 和 $T_{5}$ 构成TTL反相器推拉式输出，在输出为高电平时， $T_{4}$ 导通， $T_{5}$ 截止；在输出为低电平时， $T_{4}$ 截止， $T_{5}$ 导通。由于 $T_{4}$ 和 $T_{5}$ 总有一个导通，一个截止，这样就降低输出级的功耗，提高带负载能力。当输出为高电平时，其输出阻抗低，具有很强的带负载能力，可提供5mA的输出电流。当输出为低电平时。其输出阻抗小于100Ω,可灌入电流14mA，也有较强的驱动能力。3，二极管 $D_{1}$ 是输入级的钳位二极管，作用：a.抑制负脉冲干扰；b.保护 $T_{1}$ 发射极，防止输入为负电压时，电流过大，它可允许最大电流为20mA。

电压传输特性

TTL反相器输出电压随输入电压变化的曲线，称为电压传输特性，如图39所示（分析略）

图39 TTL反相器的电压传输特性

输入噪声容限

略

TTL反相器的静态输入特性和输出特性

输入特性

对于TTL反相器，输入电流随输入电压的变化关系，称为输入特性，其输入端的等效电路如图40所示。

图40 TTL反相器输入端的等效电路

TTL反相器的静态输入特性如图41所示

图41 TTL反相器的静态输入特性

输出特性

对于TTL反相器，输出电压与输出电流的关系，称为输入特性，其输入端的等效电路如图42-43所示。分为高电平输出特性和低电平输出特性。

图42 输出高电平特性曲线与等效电路

图43 输出低电平特性曲线与等效电路

输入端的负载特性

在实际使用时，有时需要在输入端和地之间或输入端和信号源低电平之间接入电阻RP。如图45所示

图45 TTL反相器输入端经电阻接地时的等效电路

TTL反相器输入端负载特性曲线如图46所示。

图46 TTL反相器输入端负载特性

TTL反相器的动态特性

传输延迟时间

TTL门的平均传输延时为3 ~ 40ns。

交流噪声

当输入信号为窄脉冲，且接近于tpd时，输出变化跟不上，变化很小，因此交流噪声容限远大于直流噪声容限。

正脉冲噪声容限：将输出为高电平由额定值降到2.0V时输入正脉冲的幅度称为正脉冲噪声容限，如图47所示

图47 正脉冲噪声容限

负脉冲噪声容限：将输出为低电平由额定值上升到0.8V时输入负脉冲的幅度称为负脉冲噪声容限，如图48所示

图48 负脉冲噪声容限

电源的动态尖峰电流

通过对TTL反相器电路的计算发现，在稳定状态下，输出电平不同时它从电源所取得电流也不一样（分析略）。动态情况下，特别是当输出电压由低电平突然转变为高电平的过渡过程中，由于 $T_{5}$ 原来工作在深度饱和状态，所以 $T_{4}$ 的导通必然先于 $T_{5}$ 的截止，这样就出现了短时间 $T_{4}$ 和 $T_{5}$ 同时导通的状态，有很大的瞬时电流流经 $T_{4}$ 和 $T_{5}$ ，使电源电流出现尖峰脉冲，如图49所示。

图49 电源的动态尖峰电流

其他类型的TTL门电路

与非门

图50 TTL与非门电路

或非门

图51 TTL或非门电路

与或非门

图52 与或非门电路

异或门

图53 异或门电路

集电极开路与非门（OC门－ Open Collector Gate）

图54 OC门的电路和结构和符号

三态TTL与非门（TSL－Three State Logic Gate）

图55 三态与非门典型电路

ECL集成电路

ECL电路是发射极耦合逻辑（Emitter Couple Logic）集成电路的简称。ECL电路是一种非饱和型的高速逻辑电路，其中的开关元件是双极型三极管，所以它属于双极型集成电路。

与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态。而三极管的饱和导通状态是产生电路传输延迟的最主要原因。所以，ECL电路的最大优点是具有相当高的速度，这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级，这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。

ECL电路的缺点也是显而易见的。由于三极管导通是处于线性放大区，管压降必然比较高，这就导致了功耗大幅度增加，因而限制了ECL电路集成度的提高。标准化的ECL系列产品主要是一些中、小规模的集成电路。在制作双极型的高速、超高速大规模集成电路中，通常都是采用在ECL电路基础上改进的各种电路结构（例如大量采用发射极的“线与结构”和集电极的“线与结构”等），以达到简化电路结构和降低功耗的目的。

Bi-CMOS电路

Bi-CMOS技术是一种将CMOS器件和双极型器件集成在同一芯片上的技术。由上述内容可知，双极型器件速度高，驱动能力强，模拟精度高，但是功耗大，集成度低，无法在超大规模集成电路中实现；而CMOS器件功耗低，集成度高，抗干扰能力强，但是速度低、驱动能力差。在当代的技术应用中，既要求高集成度又要求高速度，这是上述两种器件中任何一种单独的器件所不能达到的。Bi-CMOS技术综合了双极型器件高跨导和强负载驱动能力及CMOS器件高集成度和低功耗的优点，使这两者取长补短，发挥各自优点，是高速、高集成度、高性能超大规模集成电路又一可取的技术路线。目前，在某些专用集成电路和高速SRAM产品中已经使用了Bi-CMOS工艺技术。Bi-CMOS技术可能不会成为主流的微电子工艺技术，但是在高性能数字与模拟集成电路领域，这种技术将是一种强有力的解决方案之一。

　　在工艺流程上，Bi-CMOS工艺仅仅是在MOS工艺或者双极型工艺中加入有限的工艺步骤来实现的。目前，Bi-CMOS的制作工艺主要分为两大类。一种称为低端Bi-CMOS王艺。这种工艺以CMOS工艺为基础，将一些少量的中速双极型器件集成到大量集成的CMOS器件中。低端Bi-CMOS工艺又可以分为P阱Bi-CMOS工艺和N阱Bi－CMOS工艺两种。另一种称为高端Bi-CMOS工艺。这种工艺以双极型工艺为基础，与低端Bi-CMOS工艺相反，高端Bi-CMOS工艺在双极型工艺中集成进少量CMOS器件。这种工艺又可以进一步分为P阱Bi-CMOS工艺和双阱Bi-CMOS工艺两种。

　　对低端工艺而言，主要目标是在成本少量增加的条件下利用双极型器件尽可能地提高器件性能。Bi－CMOS工艺中大量集成的CMOS器件可以达到低功耗、高集成度的要求，而在芯片中有选择地加入双极型器件可以提高芯片的整体性能。而在高端工艺中，由于MOS器件的高集成度的特点，MOS器件通常是被用来实现大量的存储器模块，主要电路仍然是用双极型器件实现。图56是双阱Bi－CMOS器件的结构示意图。

图56 双阱Bi－CMOS器件结构示意图

不同类型数字集成电路间的接口

信号逻辑电平参数概念定义

逻辑电平是指数字信号电压的高、低电平，相关参数定义如下：
输入高电平门限 $V_{IH}$ ：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于 $V_{IH}$ 时，则认为输入电平为高电平;
输入低电平门限 $V_{IL}$ ：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于 $V_{IH}$ 时，则认为输入电平为低电平;
输出高电平门限 $V_{OH}$ ：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此 $V_{OH}$
输出低电平门限 $V_{OL}$ ：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此 $V_{OL}$ ;
阈值电平 $V_{T}$ ：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个介于 $V_{IL}$ 、 $V_{IH}$ 之间的电压值;对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> $V_{IH}$ ，输入低电平 < $V_{IL}$ 。
不同电源电压下，输入和输出逻辑电平的测试标准如下图所示：

图57 输入和输出逻辑电平的测试标准

参考链接
《数字电子技术基础》（第六版）高等教育出版社
https://wenku.baidu.com/view/4f2dc89b51e2524de518964bcf84b9d528ea2c25.html
https://wenku.baidu.com/view/3b0418e4d05abe23482fb4daa58da0116c171f90.html
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TTL
具有遥控功能的客车防盗报警器的设计与实现
2021-02-03 17:54:57

关键词：红外线遥控；超声波；报警器；客车本文所介绍的多功能客车防盗报警器系为国内某高档客车所设计，采用超声波技术，利用PIC单片机作为核心控制器件。该防盗报警器在车门被非法打开、门窗玻璃被打碎、车体受...

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超声波
数字电子技术之逻辑门电路
千次阅读 多人点赞 2020-05-23 00:49:57
数字电子技术之逻辑门电路
逻辑门电路是指用于实现各种各样的基本逻辑运算、常用复合逻辑运算的电子电路,简称门电路。

这部分的内容也是数字电子技术比较难的内容,按集成度划分,可分为分立元件门电路和数字集成电路:
- 分立元件门电路:用若干分立的半导体器件和电阻、电容等元件连接形成。
- 数字集成电路:将大量的分立元件和门电路单元集成在一块很小的半导体基片上，形成一个微缩化的 “片上系统”
目前，应用最广泛的集成门电路有CMOS和TTL两大类:
- TTL集成逻辑门: 功耗较大,不适于制造大规模、超大规模集成电路。
- CMOS集成逻辑门:功耗非常低,发热量小,易于集成。
下面是本篇文章的结构:
1. 逻辑门电路概述

正逻辑和负逻辑
- 基本的逻辑规定: 1 - "真”; 0 - “假”
在实际中,不可能直接输入0和1,因此引入了正逻辑和负逻辑:
- 正逻辑和负逻辑:在实际的数字系统中，用数字信号(逻辑电平Ui、Uo)
  表示"真(1)"、"假(0)"的约定。
二极管和晶体管的基本特性

二极管
- 外加正向电压(正偏) :二极管导通 Un≈0.7 V
- 外加反向电压(反偏) :二极管截止 Un <0.5V, In≈0
晶体管(三极管)

电路符号:

等效模型:

2. 分立元件门电路

二极管与门

根据正逻辑转换成真值表:
- 0 - 0.7V表示低电平
- 0.7 - 3.7V表示高电平
完成了两输入与的功能

二极管或门

这里的电压源变成了负数(方便计算):
根据正逻辑转换成真值表:
- -0.7 - 0V表示低电平
- 2.3 - 3V表示高电平
晶体管非门

3. 数字集成电路

TTL逻辑门

TTL集成电路:
晶体管-晶体管逻辑电路( Transistor- Transistor Logic )

TTL非门

电路结构

输入极有一个二极管,是用来防止输入电压过低,即防止出现大电流的:

工作模式
1. ui =UiL=0.3V时
2. ui=UiH= 3.6V时
3. 输入端悬空时
4. 输入端通过一个电阻接地
输入电压为输入低电平时

先看最外围的回路:

VT1的基极电压无法使VT2和VT4的发射结导通

接下来再看下一个回路:

完全可以突破两个PN结到达输出,为3.6V

输入电压为输入高电平时

输入为3.6V,则VT1为4.3V,下面的三个PN结均可导通

故VT1基极电位被钳制在2.1V,VT2和VT4饱和导通

于此同时Uc2 = Ub3 = 0.3+0.7 = 1V,二极管VD必然截止

输入端悬空时

输入级电路不构成回路,则VT1的发射结自然是截止的。后续分析与输入高电平时基本一致

TTL电路的某输入端悬空,等效于该端接入逻辑高电平。

悬空易引入干扰,故应对不用的输入端作相应的处理。

输入端通过一个电阻接地时
- 只要输入端电阻Re >= 2.5 千欧
  就可以使得u1 达到1.4V ,从而使非门输出电压Uo = UoL = 0.3V
- 只要输入端电阻Re <= 0.7 千欧
  则非门输出电压Uo = UoH = 3.6V
输入、输出的特性参数

这里的高低电平都不是一个确定的数,而是一个范围

输入信号
- 输入高电平 :
  对应于逻辑"1"的输入电平,典型值3.6V,TTL规定最小输入高电平为2.0V,即开门电平
- 输入低电平 :
  对应于逻辑"0"的输入电平,典型值0.3V,TTL规定输入低电平的上限为0.8V,即关门电平
输出信号
- 输出高电平:
  门电路处于关门状态(截止状态)时的输出电平，此时输出信号对应逻辑"1"，典型值3.6V,规定输出高电平的下限为2.4V
- 输出低电平:
  门电路处于开门状态(导通状态)时的输出电平，此时输出信号对应逻辑"0"，典型值0.3V,规定输出低电平的上限为0.4V
开门状态

门电路输出为输出低电平时(对应逻辑“0”),称逻辑门处于开门状态,又称导通状态

关门状态

门电路输出为输出高电平时(对应逻辑“1”),称逻辑门处于关门状态,又称截止状态

开门电平

为了保证非门工作在开门状态的输入电平

开门电平指此时允许输入的高电平的最小值(2.0V )

关门电平

为了保证非门工作在关门状态的输入电平

开门电平指此时允许输入的低电平的最大值(0.8V )

剩余的两个参数基于上面的内容,这里回顾一下:

开门电阻

开门电阻 :
为了使非门可靠地工作在开门状态,输入电阻所允许的最小阻值(2.5 千欧)

即输入端大电阻的下限

关门电阻

关门电阻 :
为了使非门可靠地工作在关门状态,输入电阻所允许的最大阻值(0.7 千欧)

即输入端小电阻的上限

TTL电平规范

输入高电平:
- 典型值为3.6V
- 最小值为2.0V
输入低电平 :
- 典型值为0.3V
- 最大值为0.8V
输出高电平:
- 典型值为3.6V
- 最大值为2.4V
输出低电平:
- 典型值为0.3V
- 最大值为0.4V
输入端噪声容限</>

接着上面的内容,细心的你应该已经看出来,输入高/低电平的最小值与输出高/低电平的最小值之间有一段间隔:

数字电路工作时,如果输入信号上叠加有噪声电压(干扰信号),则可能造成信号逻辑混乱,使得电路工作错误。

但是,逻辑高电平、低电平并不是一个固定值,而是一个电压范围。因此,只要输入端存在的噪声电压幅度不超过允许的范围,输入信号就不会发生逻辑混乱。

从上图也可以看出,输入高/低电平时的噪声容限都为0.4V

逻辑门的速度指标

TTL逻辑门电路工作时,当输入信号变化后，需要经过一定的时延后,输出端才能建立起相应的稳定输出信号。
- 传输延迟时间:
  输出信号波形滞后于输入信号波形的时间,是衡量门电路工作速度的重要性能指标。
指标为纳秒级

导通传输延迟时间

输出电压由高电平变为低电平的传输延迟时间

用来描述门电路开门的速度

截止传输延迟时间

输出电压由低电平变为高电平的传输延迟时间

用来描述门电路关门的速度

平均传输延迟时间

用来描述门电路工作的平均速度

特殊TTL逻辑门

普通TTL逻辑门的缺陷
- 普通TTL逻辑门的缺陷主要在输出级上:
  多个普通TTL门的输出端不能共接在同一根导线上
如下面的例子:
1. Y1和Y2同为高电平或者低电平时:
  输出端共接对电路工作状态、逻辑关系不会有任何影响，输出Y对应为高电平或低电平。
2. Y和Y2一个高电平、一个低电平时:
  输出端共接会带来严重危害。
- Y1为高电平: 门G1的T3管饱和导通、T4 管截止;
- Y2为低电平: 门G2的T3管截止，而T4管饱和导通。
这时,由上至下会产生通路,产生大电流,带来严重危害,而输出端会输出一个非1非0的量,从而造成混乱

总线和总线上的分时复用
- 总线( Bus ):
  总线是数字信息的一组公共通道，多个前级单元、设备的输出端和
  后级单元、设备的输入端共接其上,采用分时复用的方式，使多个前级单元的输出信号通过公共总线，输出给相应的后级单元，以完成数据的传输。
- 分时复用:
  
  通过分时复用,让总线上的设备分块进行,从而实现一条电路传送多路信号的功能
而这两个特殊的TTL逻辑门可以共接在一根导线上:

集电极开路门

1. OC门的电路结构和逻辑符号

左边的OC门是将右边的TTL门VT4晶体管上面的负载去掉而得来的

对应的逻辑门符号:

2. OC门的功能分析

OC门使用时，输出端要外接一个上拉电阻R,和正电源+Vcc相连

当输入中有低电平时

结果输出高电平

当输入全为高电平时

结果输出低电平

3. OC门的工作特点

OC门允许多个输出端共接,且共用一个上拉电阻R:

此时,该共接点具有逻辑"与”功能,称为“线与”点。

外接电阻会影响了OC门的开关速度，所以OC门一般用于对工作速度要求不高的场合。

三态门

1. 三态门的电路结构和逻辑符号

可以看出,三态门是在原有的基础上增加一部分元件

下面是三态门的逻辑符号:

这种控制方式为控制端低有效方式,想要做到控制端高有效方式,也很简单:

2. 三态门的分类和符号阅读

举个例子:
(II)( c )控制端低有效的两输入与非三态门
(I) ( d )控制端高有效的两输入或非三态门

OC门和三态门的性能比较
- 三态门的开关速度比OC门快
- 在总线结构中:
  允许接入总线的三态门的个数,原则上不受约束。
  允许接入总线的OC门要受到外用的上拉电阻的取值范围的限制。
- OC门输出端可以实现“线与”逻辑功能,而三态门不行。
CMOS逻辑门

MOS场效应管

CMOS逻辑门的由来

采用P沟道和N沟道增强型M0S管组成耳补电路实用性最广,是目前应用最广泛的集成电路之一。

CMOS集成逻辑的工作特点

★功耗极低
★芯片集成度高
★温度稳定性好
★电路结构简单,器件制作成本低
★输入阻抗高,可达10的8次方，扇出能力强
★电源电压范围宽
★输出逻辑摆幅大
★抗干扰能力强
- 输入高、低电平大小受电源电压的限制。
- CMOS电路的工作速度比TTL电路稍慢，
CMOS电平规范
- TTL器件大都采用+5V电源供电
- CMOS器件电源电压范围广泛
4. 多余输入端的处理

多余输入端悬空所带来的问题</>
- 容易引入外界干扰
- 引起逻辑运算的错误
解决方法:
在保证逻辑功能正确的前提下,给多余输入端接入确定电平

TTL逻辑门电路

与门、与非门

对于与门、与非门，多余输入端应接入高电平。
例如，3输入与非门Y= $\overline{\text{ABC}}$ ，C输入端多余，意味着实际要完成的功能是Y= $\overline{\text{AB}}$ ,此时C端接入高电平，Y= $\overline{\text{ABC}}$ = $\overline{\text{AB.1}}$ = $\overline{\text{AB}}$ ，不影响逻辑功能。

具体方式:
1. 将其通过电阻R (约几千欧,限流作用)接正电源;
2. 通过大于2.5千欧的电阻接地;
3. 在前级门的带载能力有富余的情况下，可以和有用输入端共接。
或门、或非门

对于或门、或非门，多余输入端应接入低电平。

例如，3 输入或非门Y= $\overline{\text{A+B+C}}$ ，C 输入端多余，意味着实际要完成的功能是Y= $\overline{\text{A+B}}$ 。
此时 C 端接入低电平，Y= $\overline{\text{A+B+C}}$ = $\overline{\text{A+B+0}}$ = $\overline{\text{A+B}}$ ，不影响逻辑功能。

具体方式：
1. 将其直接接地；
2. 通过小于 500Ω 的电阻（关门电阻 700Ω，为了保证安全，
  阻值降至 500Ω）接地；
3. 在前级门的带载能力有富余的情况下，可以和有用输入端
  共接。
与或非门

对于与或非门，则又要分为两种情况:

已知与或非表达式为Y= $\overline{\text{AB+CD}}$
1. 如果与或非逻辑中，某个与单元（例如 CD 单元）整个多余，意味着实际要完成的功能是Y= $\overline{\text{AB}}$ 。则该与单元的所有输入端接入低平，Y= $\overline{\text{AB+00}}$ = $\overline{\text{AB}}$ ，不影响逻辑功能，具体方式和“或门、或非门情况”类似，不再赘述。
2. 如果与或非逻辑中，与单元的某个输入端（例如输入端 D）多
  余，意味着实际要完成的功能是Y= $\overline{\text{AB+C}}$ 。则该输入端接入高平，Y= $\overline{\text{AB+C.0}}$ = $\overline{\text{AB+C}}$ ，不影响逻辑功能，具体方式和“与门、与非门情况”类似，不再赘述。
CMOS 门电路

CMOS 门电路的多余输入端的处理方法与 TTL电路的异同在于：

★ 首先，CMOS 器件的输入阻抗很大，对干扰信号的捕捉能力很强，很容易在悬空输入端引入。同时，输入端是 MOS 管的绝缘栅极，它与其他电极间的绝缘层很容易被击穿，虽然内部也设置有保护电路，但只适合防止稳态过压，对瞬间过压保护效果差。这意味着，外接干扰信号的引入，很容易损坏器件。

所以，CMOS 门电路的多余输入端不允许悬空，必须加以处理。而如果TTL 门电路的悬空输入端引入了干扰信号，虽然会造成逻辑错误，但一般不至于损坏器件。

★ 多余输入端的处理原则是保证电路要实现的逻辑功能正确，所以，不论是是 TTL 还是 CMOS 电路，处理原则和方法是一致的。简言之，多余输入端参与的是“与”运算，就接入高电平；参与的是“或”运算，就接入低电平。

★ 具体处理方式的差异在于：
TTL门电路输入端通过一个电阻接地，则该端输入电平和电阻值大小有关。但是，对于 CMOS 门电路，不论它的输入电平是高电平还是低电平，其输入电流都非常小，所以，CMOS门电路的多余输入端通过一个电阻接地时，不论电阻多大，该端都等效输入低电平。

除上述几点外，CMOS 门电路的多余输入端的处理方法，与 TTL
门相同。
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