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  • 计数器

    2020-05-05 18:10:56
    【 1. 同步计数器 】 同步二进制计数器 同步二进制加法计数器 ...每输入16个脉冲,触发器状态循环一次,并且输出端C产生一个进位信号,故为16进制计数器 时序图 从时序图中可以看出,若计数输入脉冲的频率为f...

    • 计数器的容量(计数器的模):时序中实际的状态个数。=2n
    • n位二进制计数器中能计到的最大数=2n-1

    【 1. 同步计数器 】

    ① 同步二进制计数器

    同步二进制加法计数器

    原理
    在这里插入图片描述
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    4位二进制同步加法计数器
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    方程
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    状态转换表
    ( 利用第16个计数脉冲到达时C端电位的下降沿可作为向高位计数器电路进位的输出信号 )
    在这里插入图片描述在这里插入图片描述

    状态转换图
    每输入16个脉冲,触发器状态循环一次,并且输出端C产生一个进位信号,故为16进制计数器
    在这里插入图片描述

    时序图
    从时序图中可以看出,若计数输入脉冲的频率为f0,则Q0、Q1、Q2、Q3输出端脉冲的频率将依次为12f 0 \frac{1}{2}f~0~14f 0 \frac{1}{4}f~0~18f 0 \frac{1}{8}f~0~116f 0 \frac{1}{16}f~0~
    分频功能。
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    74161 十六进制四位二进制加法计数器

    具有加法计数、同步预置数、异步置0、保持功能。

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    LD’ 预置数控制端
    D0 ~ D3 数据输入端
    C 进位输出端
    RD’ 异步置零(复位)端
    EP、ET 工作状态控制端

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    74163

    具有同步清零、同步并行预置数、计数、保持功能。

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    同步二进制减法计数器

    原理
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    逻辑图
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    同步二进制加/减计数器

    单时钟方式 74191

    74LS191功能:异步置数、保持、加/减计数
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    单时钟定义
    由加/减控制电平的高低来决定加计数还是减计数
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    逻辑图
    采用T触发器
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    方程
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    功能表
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    时序图
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    双时钟方式 74193

    74LS193功能:异步置零、异步置数、保持、加/减计数
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    逻辑图
    采用 T’ 触发器( 即T触发器的T=1)
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    方程
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    功能表
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    ② 同步十进制计数器

    同步十进制加法计数器

    原理
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    逻辑图
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    驱动方程
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    状态方程
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    状态转换表
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    状态转换图(可自启动)
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    74160

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    74162

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    同步十进制减法计数器

    原理
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    逻辑图
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    驱动方程
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    状态方程
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    状态转换表
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    状态转换图
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    同步十进制加减计数器

    单时钟类型:74LS190、74LS168、CC4510
    双时钟类型:74LS192、CC40192

    【 2. 异步计数器 】

    ① 异步二进制计数器

    异步二进制加法计数器

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    异步二进制减法计数器

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    ② 异步十进制计数器

    异步十进制加法计数器

    在这里插入图片描述在这里插入图片描述

    【 3. N进制计数器→M进制计数器 】

    在这里插入图片描述

    ① N>M

    在这里插入图片描述
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    异步置零
    如图6.3.30(a)虚线
    从S0计数到SM时立即又异步 (时间极短) 被置成S0,故SM状态不稳定(稳定状态循环中不包括这个状态)。在这里插入图片描述在这里插入图片描述
    同步置零
    如图6.3.30(a)实线
    从S0计数到SM-1时同步(等到下个时钟) 被置成S0(稳定状态循环中包括这个状态)。在这里插入图片描述

    异步置数
    如图6.3.30(b)虚线
    从S0计数到Si+1时异步(时间极短) 被置成Sj(其中快进了N-M个状态),再计数到S0。故Si+1状态不稳定(稳定状态循环中不包括这个状态)。
    .
    同步置数
    如图6.3.30(b)实线
    从S0计数到Si时同步(等到下个时钟) 被置成Sj(其中快进了N-M个状态),再计数到S0。Si状态不稳定(稳定状态循环中包括这个状态)
    在这里插入图片描述在这里插入图片描述

    异步置零

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    同步置零

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    同步置数

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    ② N<M

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    M=N1xN2

    在这里插入图片描述在这里插入图片描述

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    M<NxN

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    【 4. 移位寄存器型计数器 】

    ① 环形计数器

    在这里插入图片描述

    ② 扭环形计数器

    在这里插入图片描述

    【 5. 计数器应用 】

    ① 顺序节拍脉冲发生器

    74LS138译码器的 S1、S2、S3可视为总开关,当三者同时有效时,方可正常工作,否则其8个输出端均为1。
    在这里插入图片描述

    ② 序列脉冲发生器

    74LS152为8选1数据选择器在这里插入图片描述在这里插入图片描述

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  • 环形计数器 扭环形计数器 顺序脉冲发生器 环形计数器 将移位寄存器首位相接,连续不断的数据将在... 1000 ,可以把这个电路作为时钟脉冲计数器。 状态利用:n个 反馈逻辑函数: \begin{align}\notag D_{0} = ...
    • 环形计数器
    • 扭环形计数器
    • 顺序脉冲发生器

    环形计数器

    将移位寄存器首位相接,连续不断的数据将在寄存器内循环右移。

    如初始状态为1000,则电路的循环变化为:1000 --> 0001 --> 0010 --> 0100 --> 1000 ,可以把这个电路作为时钟脉冲的计数器。
    状态利用:n个
    反馈逻辑函数:


    \begin{align}\notag
    D_{0} = Q_{n-1}
    \end{align}

    扭环形计数器

    若改变反馈逻辑函数(如下),则可以得到扭环形计数器(约翰逊计数器)。
    状态利用:2n个
    反馈逻辑函数:


    \begin{align}\notag
    D_{0} = {Q_{n}}'
    \end{align}

    顺序脉冲发生器

    顺序脉冲发生器可以用移位寄存器构成。当环形计数器工作在每个状态中只有一个1的循环状态时,它就是一个顺序脉冲发生器。

    Verilog 代码

    module ringcouter(
                     output  [3:0]   cnt_o,
                     output          q0_o,
                     output          q1_o,
                     output          q2_o,
                     output          q3_o,
                     input           clk,
                     input           rstn,
                     input           en_i
                      );
    reg [3:0]  q;
    
    always@(posedge clk,negedge rstn)
    begin
        if(!rstn)
            q <= 4'b1000;
        else if(en_i) 
            q <= {q[2:0],q[3]};  //环形计数器
    end
    
    assign cnt_o = q;
    
    //顺序脉冲输出
    assign q0_o = q[0];
    assign q1_o = q[1];
    assign q2_o = q[2];
    assign q3_o = q[3];
    
    endmodule

    testbench

    module ringcounter_tb;
    
    reg          clk;
    reg          rstn;
    reg          en_i;
    wire  [3:0]  cnt_o;
    wire         q0_o;
    wire         q1_o;
    wire         q2_o;
    wire         q3_o;
    
    initial
    begin
        clk  = 0;
    
        rstn = 1;
        #50    rstn = 0;
        #100   rstn = 1;
    
        en_i = 1;
    
        #800 $finish;
    end
    
    always #20 clk = ~clk;
    
    initial begin
      $fsdbDumpfile("test.fsdb");
      $fsdbDumpvars();
    end
    
    ringcouter u_ringcounter(
                             .cnt_o(cnt_o),
                             .q0_o(q0_o),
                             .q1_o(q1_o),
                             .q2_o(q2_o),
                             .q3_o(q3_o),
                             .clk(clk),
                             .rstn(rstn),
                             .en_i(en_i)
                             );
    
    endmodule

    截图

    ringcounter

    参考资料

    [1] 数字电子技术基础(第五版) 阎石主编

    转载于:https://www.cnblogs.com/OneFri/p/6034393.html

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  • 利用定时/计数器T1对外部脉冲进行计数,每记到10个脉冲,使P1.0接的LED灯取反一次(即前10个脉冲到后亮,后10个脉冲到后灭,反复循环)。

    利用定时/计数器T1对外部脉冲进行计数,每记到10个脉冲,使P1.0接的LED灯取反一次(即前10个脉冲到后亮,后10个脉冲到后灭,反复循环)。

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  • 题目: 以一片74163(同步16进制加法计数器)和一片74154(4-16线译码器)设计节拍脉冲发生电路: 要求从12个输出端顺序、循环地输出等宽的负脉冲. 分析: 要使74154从12个输出端顺序、循环地输出等宽的负脉冲, 可先用...

    题目: 以一片74163(同步16进制加法计数器)和一片74154(4-16线译码器)设计节拍脉冲发生电路: 要求从12个输出端顺序、循环地输出等宽的负脉冲.

    分析:

             要使74154从12个输出端顺序、循环地输出等宽的负脉冲, 可先用74163以同步置数法接成同步12进制加法计数器. 之后, 将74163的四个输出端, 按高低位顺序接到74154的四个输入端. 如此一来, P0~P11即可顺序、循环地输出负脉冲. 

             心细的朋友们可能会看到, 在上面的表达中我没加上"等宽的"这个定语, 这是因为要使输出的负脉冲等宽, 就必须使系统时钟频率固定: 这一点的实现不是件难事, 只需将信号发生器的发射频率调整到合适的值即可.

             本题的核心在于①用同步置数法将74163设计为同步12进制加法计数器, ②熟知74154的逻辑功能.

    本题状态表(设计方案1): 

     本题电路逻辑图(设计方案1):

     

             肯定会有朋友问道, 为什么我用12个发光二极管分别连接到74154的P0~P11, 这是因为发光二极管可以直观地反映出P0~P11这12个引脚的电平状态, 以便于我们检查电路的设计是否有误. 

             还有一个问题相信大家也有些许疑惑, 那就是为什么用16进制显示数码管的四个输入端分别接到74163的四个输出端呢, 这是因为我们可以通过16进制显示数码管的显示数字, 直观地看出74163的每个状态(0000~1011)与74154的P0~P11(共12个引脚)电平高低的对应关系. 

             最后, 我们再来讨论一个问题: 非要将74163接成同步12进制加法计数器才能实现题目要求的功能吗, 答案是"不一定的". 在上面的设计中, 我们选定74154的P0~P11这12个引脚作为电路输出引脚: 这里我们选定74163的0011~1110这12个状态为有效状态, 那么74154对应选择P3~P14这12个引脚. 

            那么, 设计过程将变为①用同步置数法将74163设计为同步12进制计数器(初始状态从0011开始, 1110为最大状态), ②将74163的四个输出引脚按高低位顺序分别接到74154的四个输出引脚, ③选择74154的P3~P14作为电路的输出引脚. (对于同步置数法的设计步骤略掉分析部分, 若读者有疑惑, 可从之前的博客中获取设计方法) 

    本题状态表(设计方案2):

    本题电路逻辑图(设计方案2):

            上面两种设计方案都可实现题目要求的功能, 那么哪一种设计方案是更优者呢, 下面我将给出我的评判理由: 我认为设计方案1是更好的那一个, 因为采用设计方案1接成的电路, 从电路一启动开始, 就可进入工作状态; 而采用设计方案2接成的电路, 在电路启动后的头2个系统脉冲周期内, 是未进入工作状态的(也就是没进入有效状态), 直到第三个系统脉冲周期到来, 电路才开始输出负脉冲——这增加了电路启动的时延.

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  • Verilog-计数器

    2021-03-31 16:27:15
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循环脉冲计数器