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  • JESD204接口调试总结——Xilinx JESD204B IP testbench解析IP核配置testbench工程部分代码解读 IP核配置 1、IP核为接收功能 2、LMFC buffer设定为最大 3、4条lane 4、sysref下降沿采样 (前面的帖子有说明为什么...

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    JESD204接口调试总结——Xilinx JESD204B IP testbench解析


    IP核配置

    在这里插入图片描述
    1、IP核为接收功能
    2、LMFC buffer设定为最大
    3、4条lane
    4、sysref下降沿采样 (前面的帖子有说明为什么下降沿)
    在这里插入图片描述
    1、选择第二种,保持更大灵活性(不然更多的功能被包在了IP核中)

    在这里插入图片描述
    1、SYSREF always 前面博文有介绍
    2、不开扰码
    3、F K参数与外面transceiver器件设定相匹配
    4、SYSREF Required on Re-Sync 前面博文有介绍

    在这里插入图片描述
    1、线速率 9.8304Gbps
    2、参考时钟 122.88
    3、DRP时钟 122.88

    生成IP核后,右击IP核,点击example design,一个tb工程就自动生成了。

    testbench工程

    以下是xilinx jesd手册文档描述的接收testbench工程
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述

    序号项目代号参数说明
    1ADC转换器个数M4已知前提条件
    2ADC与FPGA连接的SERDES通道数L4已知前提条件
    3ADC每帧包含8位字节数F4根据1,2,5,6计算出来
    4ADC采样位数N14已知前提条件
    5JESD204B字大小(4个半字节)N`16根据4计算出来
    6ADC每帧包含样本数S1已知前提条件
    7ADC每个多帧包含的连续帧数K32可配置
    8ADC侧的Device Clock491.52MHz根据10,1,5计算出来
    9FPGA侧的Device Clock(Core CLK)122.88MHz根据10计算出来
    10JESD204B SERDES速率9.8304Gpbs已知前提条件

    这里要注意,因为例程中M = LANE数,相当于1条lane对应1个转化器
    而一条lane 数据输入或输出接口是 在245.76M下的32bit输出
    而转化器是491.52下的14(16)bit输入或输出。
    因此相当于一个时钟下两个采样点并行输入输出。

    在接收校验模块中 jesd204_ip_4rx_ad_sig_chk.v
    在一个clk时钟下接收到了2个数据,即可说明上述说法是正确的

          //Channel 0
          signal0_sampl0_expected <= sine_lut64_14bit[index0];
          signal0_sampl1_expected <= sine_lut64_14bit[index0+1];
          signal0_cntrl0_expected <= index0;  //clipped to two bits
          signal0_cntrl1_expected <= index0+1;  //clipped to two bits
          index0 <= index0+2;
    
    

    (在实际应用中,一般是存在IQ两路数据的,I/Q分别都需要一个转换器,4个转换器相当于2对IQ了)

    相关计算过程如下:

    1、F的值根据 MSN`/(8L) = 4116/(84) = 2

    1、serdes速率为9.8304Gbps,并行数据宽度为32位,core clock为 9.8304G * 0.8 / 32 = 245.76MHz
    2、8位字符时钟character clock为
    245.76MHz*4 = 983.4MHz
    3、Frame clock 为491.52MHz (F=2,四个字节一个frame)
    4、Multi - Frame clock 为 491.52MHz/32 = 15.36MHz
    5、SYSREF周期数必须是Multi - Frame clock的整数倍分频,可以更小,不能更大。
    (This generate a periodic SYSREF with period = 4 Multiframes 3.84)

    示例:pandas 是基于NumPy 的一种工具,该工具是为了解决数据分析任务而创建的。

    部分代码解读

    下面涉及两个任务
    Task:rx_stimulus_send_column 将字节经过8B10B编码后,
    通过Task:rx_stimulus_send_10b_column发送出去。其中里面还包含一个8B10B编码函数,因为相对来说比较固定,这里不做解读,只要知道经过了这个函数后,8bit就变成了10bit即可。

    ILA 4个多帧,一个帧(F = 2 K = 32)64字节,那么4个多帧256个字节

    ------------------------------多帧1------------------------------
    字节1 : K28.0 8’h1C (R)
    字节2-63: 数字:0 – 61 (D)
    字节64 : K28.3 8’h7C (A)

    ------------------------------多帧2------------------------------
    字节1 : K28.0 8’h1C (R)
    字节2 : K28.4 8’h9C (Q)
    字节3 : pDID 8’h55
    字节4 : {pADJCNT, pBID} 4’h0 4’hA
    字节5 ([4:0]) : LANEID(如果有4个lane,那么每个lane这个字节分别为0-3)
    ([7:5]) : {1’b0, pADJDIR, pPHADJ} 0 0

    字节6 : {pSCR, 2’b0, pL} pSCR = 0 pL = Lane的个数- 1
    字节7 : pF – 1 pF即参数F
    字节8 : pK – 1 pK即参数K
    字节9 : pM = Lane的个数 – 1
    字节10 : {pCS, 1’b0, pN} pCS = 2’d2 pN = 5’d13 查询一下,AD位数14bit
    字节11 :{pSUBCV, pNt} 3’b001 5’d15
    字节12 :{pJESDV, pS} 3’b001 5’d0
    字节13 :{pHD, 2’b0, pCF}
    字节14 :{pHD, 2’b0, pCF} 1’b0 5’d1
    字节15 :{ pRES1} 8’h5A
    字节16 :{ pRES2} 8’hA5
    字节17 :prechecksum + LANEID
    字节18-63 :数字:0 – 46
    字节64 : K28.3 8’h7C (A)

    ------------------------------多帧3------------------------------
    字节1 : K28.0 8’h1C (R)
    字节2-63: 数字:0 – 61 (D)
    字节64 : K28.3 8’h7C (A)

    ------------------------------多帧4------------------------------
    字节1 : K28.0 8’h1C (R)
    字节2-63: 数字:0 – 61 (D)
    字节64 : K28.3 8’h7C (A)

    在这里插入图片描述
    发射端在检测到sync后,遇到sysref上升沿开始发送ILA。红色箭头所示
    接收端收到了4个多帧后(前后带K码),很快tvalid信号拉高,则可以数据接收准备好,可以取数据了

    tb中的axi_write如果IP核中配置正确的话下面代码在实际应用中可以不需要

    // 0x008: Support ILA
          axi_write(2,32'h00000001);
    
          // 0x00C: Scrambling dissabled
          axi_write(3,32'h00000000);
    
          // 0x010: Sysref once
          axi_write(4,32'h00000001);
    
          // 0x014: Tx Only register
    
          // 0x018: Test mode = Normal operation
          axi_write(6,32'h00000000);
    
          // 0x020: Octets per Frame F=2
          axi_write(8,32'h00000001);
    
          // 0x024: Frames per Multiframe K=32
          axi_write(9,32'h0000001F);
    
          // 0x028: Lanes in use
          axi_write(10,32'd15);
    
          // 0x02C: Device subclass 1
          axi_write(11,32'h00000001);
    
          // 0x030: Rx buffer delay
          axi_write(12,32'h00000000);
    
          // 0x034: Error reporting via ~sync
          axi_write(13,32'h00000000);
    
    

    只需要对 写这个即可

    axi_write(1,32'h00000001);
    

    看明白了接收,那么发射也就不难了,这里就不再说明了


    写于2021年11月6日。
    如需交流,可以评论区留言,然后加QQ:172146579

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  • JESD204接口调试总结——Xilinx JESD204B IP AXI寄存器简介 一般来说,如果在IPcore配置正确的话,不太需要通过AXI指令来进行参数的修改,不过如果能够支持AXI指令,在射频transceiver芯片配置改变时,则有可能能...

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    JESD204接口调试总结——Xilinx JESD204B IP AXI寄存器简介

    一般来说,如果在IPcore配置正确的话,不太需要通过AXI指令来进行参数的修改,不过如果能够支持AXI指令,在射频transceiver芯片配置改变时,则有可能能通过AXI指令直接进行配置,而不需要重新修改IPcore的配置并且要重新编译

    下面列出来一些比较常用的寄存器

    在这里插入图片描述

    1、
    在这里插入图片描述
    版本寄存器,主要用于验证AXI总线是否通路

    2、
    在这里插入图片描述
    Reset寄存器只要关注第0bit。再任何通过AXI指令更新参数后,最后都要执行以下复位的操作,只要向这个寄存器写1即可,复位完成后自动恢复为0.复位为重新开始建链的流程。

    3、
    在这里插入图片描述
    子类1这里必须写1

    4、
    在这里插入图片描述
    是否加扰码,看交互双方是否有

    5、SYSREF Handling
    在这里插入图片描述
    在这里插入图片描述
    1、 设定在重新同步的时候,是否还需要SYSREF
    2、 设定SYSREF delay,主要是用于补偿各个器件延迟不一致的问题
    3、 LMFC计数器是否总在SYSREF来的时候重新校准

    目前我们对于JESD的处理时,一旦掉链,则要重新配置芯片,这样比较耗时,可能通过这里的设置可以不用重新配置芯片在偶然掉链的情况下能够快速恢复。

    6、
    在这里插入图片描述
    ILA多帧数,这个一般来说就是4。

    7、
    在这里插入图片描述
    测试用。例如在调试的时候,如果一开始发射不能建链,那可以一直发K28.5,看看对端给过来的SYNC能不能拉高,排除一些链路问题

    8、
    在这里插入图片描述
    在这里插入图片描述
    这个主要用于检测是否收到了非法字符
    调试的时候没怎么用到过,我觉得如果这里有问题,则说明链路的质量很差
    9、
    在这里插入图片描述
    每帧多少个字节,这个一般在IP核设置了就行了,根据transceiver芯片的配置而设置

    10、
    在这里插入图片描述
    每个多帧是多少个帧,这个一般在IP核设置了就行了,根据transceiver芯片的配置而设置

    11、
    在这里插入图片描述
    这里用处不大, IP核直接有SYNC引脚输出

    12、
    在这里插入图片描述
    在这里插入图片描述
    这里在查问题的时候有用,主要看到哪一步出问题的

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  • 随着JESD204接口更多地被数据转换器所采用,急需对其性能加以重视,并优化数字...最新的版本为2011年发布的JESD204B,列出了3个速度等级,最大数据速率为12.5 Gbps。这三个速度等级遵循三个不同的电气接口规范,由光互

    随着接口更多地被数据转换器所采用,急需对其性能加以重视,并优化数字接口。重点不应只放在数据转换器的性能上。该标准的最初两个版本,即2006年发布的和2008年发布的A,其额定数据速率为3.125 Gbps。最新的版本为2011年发布的JESD204B,列出了3个速度等级,最大数据速率为12.5 Gbps。这三个速度等级遵循三个不同的电气接口规范,由光互连论坛(OIF)定义。OIF-Sx5-01.0针对最高3.125 Gbps的数据速率,详细定义了电气接口规范;CEI-6G-SR和CEI-11G-SR则分别对应最高6.375 Gbps和12.5 Gbps的数据速率,并详细定义了接口规范。高速数据速率需要更为谨慎地从设计与性能方面考虑高速CML驱动器、接收器和互连网络,这些器件构成JESD204B接口的物理层(PHY)。

    若要评估JESD204B发射器的PHY性能,则需评估一些性能指标。这些指标包括共模电压、差分峰峰值电压、差分阻抗、差分输出回损、共模回损、发射器短路电流、眼图模板和抖动。

    本文将讨论三个关键的性能指标。这些指标通常用于评估发射器信号质量、眼图、浴盆图和直方图。由于信号必须在接收器端被正确解码,这些测量亦在接收器端完成。眼图覆盖输出数据传送的多路采集路径以生成曲线,以多种参数表示链路质量。可通过该曲线观察JESD204B物理接口的许多特性,如阻抗不连续和不当端接。这仅是评估物理层的一种方法。浴盆图和直方图是可用来评估JESD204B链路质量的另外两种重要性能指标。测量单位间隔(UI)时,浴盆图可直观地表示针对给定眼图开口宽度的比特误差率(BER)。单位间隔是JESD204B物理层规范中指定的时间,表示数据传输的时间间隔。第三个测量数据是直方图,表示被测UI值变化的分布。该测量数据还可表示被测信号的抖动量。直方图、眼图和浴盆图可用于表示JESD204B接口物理层的整体性能。本例采用输出数据速率为5.0Gbps的JESD204B发射器。该数据速率下发射器的性能由OIF CEI-6G-SR规范详细定义。

    眼图
    图1表示5.0Gbps数据速率的JESD204B发射器眼图。理想波形与测量波形相叠加。理想情况下,传输应在无过冲或欠冲的情况下瞬间完成,不产生任何振铃。此外,决定UI的交叉点应当不存在抖动。如图1所示,由于信号在非理想介质中传输,存在损耗与不完全匹配的端接,因此在实际系统中不可能获得理想波形。该眼图在JESD204B系统的接收器端测得。在到达测量点之前,信号通过连接器、经长度约为20cm的差分传输线传输。这幅眼图表示发射器和接收器之间的阻抗匹配较为合理,传输介质良好且无较大的阻抗不连续产生。它确实存在一定的抖动,但不超过JESD204接口规范中的定义。该眼图未发现任何过冲,但由于减缓信号在传输介质中的传输,上升沿存在微量欠冲。这在信号通过连接器和20cm差分传输线之后是可以预期的。当信号存在少量抖动时,UI平均值似乎与大致为200ps的预期UI值相匹配。总之,该眼图表示传输至接收器的信号良好,因此,理应不存在恢复内嵌的数据时钟和正确解码数据的问题。

    JESD204B发射器的三个关键物理层性能指标

    图1:5.0 Gbps眼图。

    除端接阻抗不正确之外,图2所示眼图的传输介质与图1中所使用的相同。其造成的影响可从交点处以及非转换区域的信号抖动量增加看出。许多采集的数据中存在整体幅度压缩,造成眼图开始闭合。这种信号恶化将使得接收器的BER增加;若眼图的闭合程度超过接收器的容差,则可能导致接收器端的JESD204B链路丢失。

    JESD204B发射器的三个关键物理层性能指标

    图2:5.0 Gbps眼图–不当端接。

    图3中的眼图表示另一种非理想数据传输的情况。该情况下,在发射器和接收器中间某点上显示存在阻抗不连续(本例中为示波器)。由图中可看出性能的恶化:眼图开口趋向闭合,表示转换点内部区域正逐渐变小。数据上升沿和下降沿由于传输线上的阻抗不连续而严重恶化。阻抗不连续还会造成数据转换点的抖动量增加。一旦眼图闭合超过接收器解码数据流的能力极限,则数据链路丢失。图3这种情况下,许多接收器将可能无法解码数据流。

    JESD204B发射器的三个关键物理层性能指标

    图3:5.0Gbps眼图–阻抗不连续

    浴盆图
    除了眼图,浴盆图也可提供JESD204B链路上串行数据传输的有用信息。浴盆图测量的是BER(比特误差率),随着眼图的时间推移,它是采样点的函数。浴盆图通过使采样点在眼图内移动,并在每个点上测量BER所得。如图4所示,采样点越靠近眼图中心,BER越低。随着采样点向眼图的转换点移动,BER也随之增加。给定BER情况下,浴盆图两条斜线之间的距离便是特定BER的眼图开口区域(本例中为10-12)。

    JESD204B发射器的三个关键物理层性能指标

    图4:5.0Gbps眼图–浴盆图测量。

    浴盆图还可提供信号中抖动(Tj)成分的信息。如图5所示,当测量点接近或等于转换点时,抖动相对平坦,且主要属于确定性抖动。和眼图测量一样,浴盆图的测量基于JESD204B 5.0 Gbps发射器,信号通过连接器以及约为20 cm的传输线后,对接收器进行测量所得。随着测量点向眼图开口中心移动,抖动机制的主要成分变为随机抖动。随机抖动由大量的运算处理产生,量纲通常极小。典型来源为:热噪声、布线宽度的变化、散粒噪声等。随机噪声的PDF(概率密度函数)一般遵循高斯分布。另一方面,少量的运算处理产生的确定性抖动可能具有较大的量纲,并且可能互相关联。确定性抖动的PDF是受限的,并且具有明确定义的峰峰值。它的形状可能会改变,且通常不服从高斯分布。

    JESD204B发射器的三个关键物理层性能指标

    图5:浴盆图–抖动的组成成分。

    图4中讨论的浴盆图其展开图形见图6。在5.0 Gbps串行数据传输以及BER为10-12情况下,该图表示接收器端眼图开口约为0.6 UI(单位间隔)。特别需要注意的是,类似图6:5.0Gbps浴盆图。

    JESD204B发射器的三个关键物理层性能指标

    图6:5.0Gbps浴盆图。

    图中所示的浴盆图采用的是外推测量。用于捕捉数据的示波器根据一系列测量结果,经外推得到浴盆图。若需使用BERT(比特误差率测试仪)并获取足够的测量数据以建立浴盆图,则可能需耗时数小时以致数天,哪怕采用最新的高速运算测量设备。

    和眼图一样,系统中不当端接或阻抗不连续可通过浴盆图发现。对比图6,图7和图8中的浴盆图两端的斜率都较为平缓。此时,BER在10-12情况下的眼图开口仅为0.5 UI,比良好情况下的0.6UI低了10%。不当端接和阻抗不连续导致系统产生大量随机抖动。BER为10-12时,浴盆图两侧较为平缓的斜率以及收窄的眼图开口表明系统中有大量随机抖动。确定性抖动亦有少量上升。浴盆图边缘附近的斜率下降再次证明了这点。

    JESD204B发射器的三个关键物理层性能指标

    图7:5.0Gbps浴盆图–不当端接。

    JESD204B发射器的三个关键物理层性能指标

    图8:5.0Gbps浴盆图–阻抗不连续。

    直方图
    第三个有用的测量数据是直方图。该图表示数据传输时,所测得的转换点之间的间隔分布。和眼图和浴盆图测量一样,直方图的测量基于JESD204B 5.0Gbps发射器,信号通过连接器以及约为20cm的传输线后,对接收器进行测量所得。图9表示5.0Gbps速率时,系统表现相对较好的直方图。该直方图表示185ps和210ps间测得的间隔大致符合高斯分布。5.0Gbps信号的预期间隔为200ps,这表示图中间隔大致分布在预期值两侧的-7.5%至+5%范围内。

    JESD204B发射器的三个关键物理层性能指标

    图9:5.0Gbps直方图。

    如图10所示,当产生不当端接时,则分布范围变得更宽,将在170ps和220ps之间变动。它将使得分布百分比变为-15%至+10%,是图9中的两倍。这些图形表示信号存在随机抖动,因为它们具有形似高斯分布的形状。然而,由于这些图形并非真正的高斯分布,这表示至少存在少量的确定性抖动。

    JESD204B发射器的三个关键物理层性能指标

    图10:5.0Gbps直方图–不当端接。

    图11所示直方图表示传输线上存在阻抗不连续的情况。该图形并不类似高斯分布,而是具有第二个较小的波峰。测量周期的平均值也发生了偏斜。与图9和图10中的波形不一样,该波形的平均值不再是200ps,它偏移至大约204ps。形状更似双峰的分布表示系统中存在更多的确定性抖动。这是由于传输线路上存在阻抗不连续,以及由此造成的预料中的影响。对间隔测量所得数值虽然不如不当端接情况下扩大的多,但范围却再次扩大了。该例中的范围为175ps至215ps,约位于预测间隔两侧的-12.5%至+7.5%。虽然范围不算很大,但再次强调,其分布本质上更接近双峰分布。

    JESD204B发射器的三个关键物理层性能指标

    图11:5.0Gbps直方图–阻抗不连续。

    结束语
    JESD204B发射器的物理层性能可通过一些性能指标来评估,这些指标包括共模电压、差分峰峰值电压、差分阻抗、差分输出回损、共模回损、发射器短路电流、眼图模板和抖动。本文讨论了可用来评估发射信号质量的三个关键的性能指标。眼图、浴盆图和直方图就是用来评估JESD204B链路质量的三大重要性能指标的。不当端接和阻抗不连续等系统问题会严重影响物理层的性能,而这些影响可通过眼图、浴盆图和直方图中显示出来的图形退化观察到。保持良好的设计实践,以便正确端接系统,以及避免在传输介质中产生阻抗不连续是非常重要的,因为这些问题可对数据传输产生明显的不利影响,从而导致JESD204B的发射器和接收器之间数据链路故障。如果使用一定的技术避免这些问题,就可确保系统的正常工作。

    参考文献:
    JEDEC标准:JESD204B(2011年7月)。JEDEC固态技术协会。www.jedec.org
    应用笔记(5989-5718EN):利用时钟抖动分析降低串行数据应用中的BER。Agilent Technoloiges,2006年12月。
    应用笔记(5988-9109EN):数字系统的测量。Agilent Technologies,2008年1月。

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    本设计实现JESD204B协议。
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    1、可以通过调用IP核的形式实现。
    2、通过官网datasheet的源程序进行实现。
    本工程使用vivado2018仿真JESD204B协议,用verilog编写,最后仿真图如下图所示:
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  • 本文内容来自ADI的技术文章,作者:Jonathan Harris原网址为:https://www.analog.com/cn/technical-articles/understandi...
  • JESD204B概述

    2019-05-17 23:22:06
    一、JESD204B概述 1、JED204B是什么? 一种新型的基于高速SERDES的ADC/DAC数据传输接口。ADC/DAC的采样速率变得越来越高,数据的吞吐量越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,采用...
  • 1. 简介 JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速串行接口,该标准的 B...在上一篇有关SerDes的博客《SerDes基础知识总结》中提到,JESD204B物理层是基于SerDes的,所以JESD204B理所当然的继承了Se
  • 在Xilinx FPGA上快速实现 JESD204B

    万次阅读 多人点赞 2018-06-24 12:20:04
    简介JESD204是一种连接数据...随着转换器的速度和分辨率不断提升,JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外,FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行...
  • JESD204B.pptx

    2019-05-21 11:18:36
    JESD204b协议详解,包含物理层,链路层CGS,ILA,协议各层配置详解
  • JESD204B IP CORE结构 JESD204B支持速率高达12.5Gbps,IPcore可以配置为发送端(如用于DAC)或接收端(如用于ADC),每个core支持1-8 lane数据,若要实现更高lane的操作需要通过multi cores实现。 JESD204B ...
  • JESD204B1、jesd204b概述2、时钟3、JESD时钟计算实例 1、jesd204b概述 jesd204b是一种基于高速SERDES的ADC/DAC数据传输接口。详细介绍可以参考:https://blog.csdn.net/u013184273/category_10859615.html。初学的...
  • 高速接口----JESD 204B(1)

    千次阅读 2021-10-11 14:05:22
    前言 最近两周在做一些关于高速ADC的东西,也算是接触到了一些新的东西...1. JESD204B 基本协议 其实使用到ADI的东西,基本也就没有太去关注协议这些东西,只是简简单单的有个了解就行,在实际调试的时候,用的也是Xil
  • serdes,AD,JESD204B

    2021-09-07 14:47:35
    SerDes作为物理层去提高性能。SerdDes是非常复杂的模数混合设计. 1.1高速串行传输发展背景 提高传输效率的方式两种:提高时钟频率,增大数据位宽。 但提高系统时钟频率容易引起信号线的干扰。 系统同步结构中,...
  • FPGA高速数据采集设计JESD204B接口

    千次阅读 2019-12-03 17:10:03
    5、JESD204B协议中自同步加解扰电路设计与实现 作为JEDEC最新修订的AD/DA串行传输协议,JESD204B采用自同步扰码对数据链路层原始信号进行随机化转换,有效地避免了杂散频谱产生,减少了物理层误码概率.基于经典状态机...
  • JESD204B协议理解一:第4章电气规范 JESD204B协议理解二:第5章数据流 目录 6 Deterministic Latency 6.1 Introduction 6.2 No Support for Determisitic Latency (Device Subclass 0) (Informa...
  • JESD204B简介(一)-------理论概述篇

    千次阅读 2020-04-27 12:48:11
    JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。JESD204和JESD204B修订版数据转换器串行接口标准由JEDEC委员会制定,旨在标准化并减少高速数据转换器与FPGA(现场可编程门阵列)等其它器件之间的数据...
  • 作为JEDEC最新修订的AD/DA串行传输协议,JESD204B采用自同步扰码对数据链路层原始信号进行随机化转换,有效地避免了杂散频谱产生 ,减少了物理层误码概率。本文基于经典状态机结构对JESD204B协议中自同步加扰及解扰...
  • 在Xilinx FPGA上快速实现JESD204B

    千次阅读 2017-10-17 10:43:10
    JESD204是一种连接数据转换...随着转换器的速度和分辨率不断提升,JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外,FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行LV

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jesd204b物理层ip核