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  • ddr phy 规范

    2011-07-07 11:42:01
    ddr phy 规范 参考物理设计
  • DFI ddr phy interface 3.1

    2018-07-04 11:23:57
    DFI_DDR_PHY_Interface_Specification_v3_1 dfi ddr phy的标准 v3.1最新版本
  • 基于FPGA的DDR2 PHY层控制器设计.pdf
  • 本文介绍了一种使用灵活,可扩展性强的DDR2 PHY 层控制器,通过分析实际的应用环境,只要添加少量的代码,就可以得到一个性能和面积比的IP CORE 控制器。  0 引言  目前由于DDR2 成本低,PCB 设计和信号完整性...
  • 最新DFI 4.0文档,最新更新,请有需要的下载。 最新DFI 4.0文档,最新更新,请有需要的下载。
  • 该文档主要描述了DDR3 DFI 21.标准。详细的介绍了DFI2.1的信号名称、时序和功能,方便了解DDR3控制器和PHY的连接。
  • DDR PHY Interface DFI 4.0

    热门讨论 2015-07-01 11:04:06
    Preliminary DFI 4.0 Specification, Addendum to DFI 3.1,在3.0基础上改的4.0,是2015年出的最新文档了
  • 数字DDR PHY

    万次阅读 2010-01-03 14:44:00
    在ASIC的设计中,PHY是经常要遇到的,它是链接数字逻辑和物理电路的必要环节。通常这部分设计由模拟电路来完成,但是这很可能就意味着局限在某个固定的厂家或者工艺上。 在这之前,我有机会针对DDR2设计了一个数字...

       在ASIC的设计中,PHY是经常要遇到的,它是链接数字逻辑和物理电路的必要环节。通常这部分设计由模拟电路来完成,但是这很可能就意味着局限在某个固定的厂家或者工艺上。

       在这之前,我有机会针对DDR2设计了一个数字PHY。虽然在实现上仍然要和后端的工程师有比较密切和有效的沟通,但是对于数字PHY,毕竟在很大程度上不再依赖厂家和工艺,这至少的商务上提供了很大的灵活性。

     

      其实DDR的PH在逻辑上简单的,只要由3部分构成:延时链、控制信号逻辑、数据信号的串并转换。

     

      延时链,这个部分是和普通数字电路区别最到的地方:普通的数字设计希望延时越下越好,最好没有延时;但是这里要用到的恰恰就是门电路的基本延时特性。虽然写出来就是简单的buffer和mux,但是在挑选器件时却要小心,要选用那些上升沿和下降沿时间特性一至的期间。而且在后端实现时,还要考虑到“线”延时对远端延时但愿带来的额外延时。延时电路的好坏,直接决定PHY是否能工作。

       控制信号的处理其实是相对简单的。只要你正确的处理时序,并选择好时钟沿,将其按照一定的顺序发送出去就好。

       数据的处理是比较复杂的。这里要处理2个信号:DQ和DQS。当然你也可以将DM归于此类。这里要处理的就是时钟的延时和串并时的时钟顺序。如果时钟顺序设计的好,那么将对实现提供很大的冗余度,反之,将会使后端变成灾难。而此时,你也会明白延时链的精度其实就意味着你实现的成功率。

       当然必要检测逻辑也是要有的,以保证当PHY接受到不正常的时序时能返回正常的状态。

       管脚的选用其实没什么可说的,必须用DDR专用的管脚。CK和CKN要用差分输出管脚。很不幸,我的厂家没有给我提供这样的差分管脚。我用匹配的clock器件输出,并在transerve上做了必要的调整。实践证明还是可以工作的。

       PHY既然是数字逻辑,就设计到测试。本来我是不主张再做测试电路的,因为这很可能会使时序变差。尤其是其中的延时链和DQ的最后一级,逻辑上就是不可能去做测试电路的。当然本着严格的数字设计思想,我现在正在努力在新的一版中将测试加上去。

     

      设计PHY对于一个数字前端工程师来说确实是一个不大不小的挑战。我在近10年的设计中还是第一次做数字PHY的设计,在这之前,我曾经企图设计数字的USB  PHY,但是由于USB的PHY已经比较便宜,就放弃了。在DDR的PHY的设计中,我更体会到时序对数字逻辑意味着什么。现在的数字设计越来越变的像是写软件了,对功能的重视越来越高,对测试的依赖越来越大,但是不重视对时序的理解,将大大的延缓设计的周期。一个好的前端工程师是要能将正确的时序时刻存放在心里的。要能清楚的理解自己手下写的代码对应的电路面积和延时,而这种修炼可能要很长的时间。

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  • usb-phy,ddr-phy,hdmi-phy,ethernet-phy

    千次阅读 2016-10-05 14:04:02
    usb-phy,ddr-phy,hdmi-phy,ethernet-phy这么多phy, phy是干什么的? ddr-phy解释:  ddrc是指的ddr的control,即是控制器的意思。其作用是将模块的读写请求等转化为ddr的命令,产生cke,ras,cas等等信号的时序。...
    usb-phy,ddr-phy,hdmi-phy,ethernet-phy这么多phy, phy是干什么的?

    ddr-phy解释:
         ddrc是指的ddr的control,即是控制器的意思。其作用是将模块的读写请求等转化为ddr的命令,产生cke,ras,cas等等信号的时序。
        ddr phy的功能是处理时序,是将以上这些信号线按照一个比较好的时序发出,例如对命令线和地址线的对齐,将写出的dq和的dqs产生九十度延时一同送出,用读回的dqs采样dq等。
       sdram是指的器件,就是外部的存储芯片,都是在片外的,他是存储介质和控制部分组成。这个就是我们电脑上地方用的内存条一样的。


    ethernet-phy:
        phy之上就是MAC层,phy就是phy层协议的处理

    射频:
        射频前端就是射频的phy
        后面的就是数字处理部分,生成MAC层的包.........与ethernet是一样的

    2016.10.5

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  • DDR_PHY_Interface_Specification_v3_0.pdf 。 DDR PHY 与 Controler 间的 DFI 接口标准协议。
  • DDR PHY协议
  • DDR PHY Interface 2018年版本的内容,希望对你有价值,一起学习一起研究一起进步
  • DFI 5.0 spec,DDR PHY 5.0规格,上传备用 The DDR PHY Interface (DFI) is an interface protocol that defines the signals, timing parameters and programmable parameters required to transfer command ...
  • ddr phy interface spec 3.1 MARCH 21, 2014 DFI 3.1 Specification
  • dwc_ddr3phy_publ_db.pdf

    2020-10-15 14:29:56
    dwc_ddr3phy_publ_db.pdf
  • 官网下载的DFI4.0文档, DDR_PHY_Interface_Specification_v4_0
  • DDR3 PHY Calc v10.xlsx

    2021-05-25 16:20:08
    DDR3初始化计算工具,适合DSP、FPGA平台使用DDR3的开发人员计算相关参数
  • DDR_PHY_Interface_Specification_v5_1.pdf
  • 最新的DDR1/2/3 phy的标准接口,还支持LPDDR2
  • DesignWare Cores DDR3_2 SDRAM PHY Databook for TSMC55GP25
  • ddr4_dram.pdf

    2020-04-20 10:44:57
    Micron DDR4 16Gb 用户手册 包含SDRAM颗粒详细时序要求以及读写操作。 可以作为DDRPHY MC开发参考资料,其中对写时序中timing要求描述相比较与JEDEC精确而易懂。
  • Altera与Northwest Logic宣布为Altera的高密度Stratix II与Stratix II GX FPGA,提供经过硬件验证的667-Mbps DDR2 SDRAM接口,这个接口结合了Altera的自动校准DDR2 PHY与Northwest Logic的全功能DDR2 SDRAM控制器...
  • phy的理解及集成关注点

    千次阅读 2019-05-16 20:30:37
    2.以DDR PHY为例说明如下: PHY-物理層,顧名思義就是匹配物理實現,增強物理電路性能的東東,包括數字或者模擬部份,除了上層應用協議或者接口協議之外的東西,比如 DDR controller接口<---->PHY<--...

    1.什么是phy

    phy是物理层接口的意思 是一个AD电路(数模混合电路),phy自身可以看作是一种ADC/DAC电路,TX是DAC,RX是ADC。

    2.以DDR PHY为例说明如下:

    PHY-物理層,顧名思義就是匹配物理實現,增強物理電路性能的東東,包括數字或者模擬部份,除了上層應用協議或者接口協議之外的東西,比如
    DDR controller接口<---->PHY<---->外部DDR接口,因為DDR的並行信號可能很難達到更高的運行頻率,所以需要PHY將其轉換成高速串行數據在PCB上走線,這樣會更好的提高信號完整性。

    ddrc是指的ddr的control,即是控制器的意思。其作用是将模块的读写请求等转化为ddr的命令,产生cke,ras,cas等等信号的时序。
        ddr phy的功能是处理时序,是将以上这些信号线按照一个比较好的时序发出,例如对命令线和地址线的对齐,将写出的dq和的dqs产生九十度延时一同送出,用读回的dqs采样dq等。
       sdram是指的器件,就是外部的存储芯片,都是在片外的,他是存储介质和控制部分组成。这个就是我们电脑上地方用的内存条一样的。

    3.soc中各种含PHY电路的重难点

    国内基本所有做soc的都是做集成,比如含PHY的IP 如DDR/USB/PCIe/MIPI。集成主要关心的是clock/rst/power intent(何时上下电)/时序/接口/配置/验证。

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  • ddr控制器随笔

    千次阅读 2017-07-23 19:58:25
    下图是依据使用过的cadence ddr controller IP画出的SOC中常用的ddr controller的结构图。 ...ddr控制器输出的数据和指令通过DFI连接的ddr phy访问外设ddr sdram。下面对Arbiter和Command Queue

    下图是依据使用过的cadence ddr controller IP画出的SOC中常用的ddr controller的结构图。
    ddrc
    ddr控制器的数据和指令输入来自AXI Bus,AHB Bus等,它们连接的是访存指令的发起方,如CPU, GPU, DMA控制器等。ddr控制器输出的数据和指令通过DFI连接的ddr phy访问外设ddr sdram。

    下面对Arbiter和Command Queue with Logic进行简单说明。
    Arbiter
    多端口输入Arbiter,常使用的策略有Round-Robin Arbitration(时间片), Transation Priority(优先级),Port Bandwidth Limitation(带宽限制)等。

    Command Queue with Placement Logic
    常用的影响command queue中指令排序的规则有,
    Address Collision/ Data Coherency Violation 对相同地址的读写命令重新排序可能会引起数据一致性的错误,因此对同一地址的读写指令进入队列忽略优先级
    Priority 指令优先级高,AXI port的优先级
    Bank Spliting 相同bank不同row之间需要插入对其他bank的操作
    write-to-read spliting 在相同CS的写命令和读命令之间可插入新的command
    Read/Write Grouping 读命令和写命令按组排序,减少读写转换的时间overhead

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  • 最主要的就是cas_n和ras_n,cs_n这几个ddr物理接口的信号,这些信号拉低说明有控制脉冲发到DDR上去,也就是仿真是有效的。配置好之后dq[63:0]这个数据引脚就应该有值了。这段时间phy_init_done=0,app_rdy=0,不能操作...
  • DDR PHY0:0x1206d0bc DDR PHY1:0x1206f0bc 寄存器描述 − Bit[5:3]:CLK 驱动 − Bit[14:12]:2T 驱动 − Bit[20:18]:1T 驱动 驱动大小定义 − 000:Disable − 001:240ohm − 010: 120ohm − 011:80ohm −
  • Hi3559AV100/Hi3559CV100 DDR4参数配置说明

    千次阅读 2019-04-29 13:49:23
    DDR PHY0:0x1206d0bc DDR PHY1:0x1206f0bc 寄存器描述 − Bit[5:3]:CLK 驱动 − Bit[14:12]:2T 驱动 − Bit[20:18]:1T 驱动 驱动大小定义 − 000:Disable − 001:240ohm − 010: 120ohm − 011:...
  • 芯片DDR调试常见问题

    千次阅读 2020-06-01 18:20:58
    1、 DDRPHY ZQ CALIB 校准异常,RX CALIB校准不通过。 解决方法:检查PCB设计,纠正ZQ电阻实际连接与IP手册要求不一致问题。 2、 DDR 基本写读测试512MB以上数据量时会出现错误,且出错的地址空间随机。 解决方法:...
  • MIPI D-PHY C-PHY

    2021-02-20 14:33:27
    MIPI的物理层有D-PHY、M-PHY、C-PHY等3种。D-PHY现在大量应用于应用处理器与显示屏、摄像头连接的部分。随着摄像头、显示屏的像素和帧频的增加,D-PHY的数据传输速度有可能无法满足需要。M-PHY是D-PHY的后续标准,...

空空如也

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