D是英文Data的意思

之前的文章介绍了RS触发器的内部电路实现，该电路有个缺点，就是需要用R和S两个控制端输入，才能控制Q端的输出，为了减少复杂度，D触发器诞生了，D触发器通过一个输入端，控制一个输出端

回顾一下RS触发器特性
要使Q = 0，S=0，并且R=1；
要使Q = 1，S=1，并且R=0

可以发现R和S可以使用非门电路连接，那么该设想的电路图如下，该电路的确能达到上述公式的要求，但是触发器的意义也随之消失了，触发器原本的意义是：S第一次=1之后，Q=1，之后无论S为何值，只要R不=1，Q就应该一直为1，但是现在D=1，Q就=1，而D=0，Q就=0，那我要这触发器有何意义？？直接干脆弄一条直线不就可以了吗，所以应该对图1继续改造

如图2所示，增加一个CP位，当CP=0的时候，无论D为何值，S和R都=0，所以Q的值保持不变，之前是什么，就是什么

当CP=1时，此时让D=1，则Q=1，当Q=1之后，将CP=0，此时，无论D为何值，Q都=1

如果想让Q=0，则将CP=1，然后让D=0，此时，Q=0，然后再讲CP=0，之后无论D为何值，Q都=0

也就是说，要想改变Q的值，首先将CP=1才可以

D触发器符号如下，图3

结论：
CP=1：D=0时Q=0，D=1时Q=1
CP=0：无论D=0还是1，Q都保持原值不变

文章至此一直讲述的都是D触发器，接下来阐述另外以一种触发器（图4），叫做上升沿D触发器
先让X4=0时，X5=1，所以X2=X1，此时X3不会因为X2的变化而变化
再让X4=1时，X5=0，所以X2的值停留在上次，X4=1导致X3=X2

现在一切重来，我们断电，然后重新接通
先让X4=1时，X5=0，X2不会因为X1变化而变化，但是X3=X2
再让X4=0时，X5=1，此时X2=X1，但是X3不会有任何变化

总结：
（1）X4由0变1之后，X3会取X2在X4=0时候的值
（2）X4由1变0之后，X3没什么改变
因为结论中的（1），所以图4的触发器叫做上升沿触D触发器

上升沿D触发器电路图简化如下

结论：当CP从0变1之后，Q的值为CP=0时候的D的值

移位寄存器
接下来要说的是计算机中非常重要的一个内容：串行接口

现在将数据U盘中的一个字节，值为1100 1101，通过USB口传送到电脑中，
那么串行接口的方式是先将每个bit位按照顺序，依次，的放到位移寄存器中，然后CPU再从位移寄存器，通过总线，一次性将8个位的bit，都取走

通过上述可知：
U盘->位移寄存器，这个过程是串行过程
位移寄存器->CPU，这个过程是并行过程

一个位移寄存器的内部电路实现如下，由多个D触发器构成

下面图7中是电路初始的样子，其中绿色圆圈中的初始值是0，然后会将字节1100 1101这个值的每个bit位，从右向左依次往绿色圆圈中放

字节剩余：1100 1101

下面图8是将最右侧的一个1放到绿色圆圈处

字节剩余：1100 110

当按下Vcc旁边的开关键，则移位寄存器中的值如图9，之后开关弹起

字节剩余：1100 11

当再次按下Vcc旁边的开关键，则移位寄存器中的值如图10

字节剩余：1100 1

根据上面的原理依次类推，最终一个字节将按照如下排列

字节剩余：没有剩余

上述的这个过程就是串行过程，然后如果谁用位移寄存器中的值，则谁就将8个bit，一次性取走，如图12这样

注意：为了方便说明，Vcc旁边是个开关，实际中Vcc旁边那个应该是个振荡器

问题

遇到一个特别有意思的问题，链接: hdlbits.，其中模块描述如下：

module top_module (
    input clk,
    input d,
    output q
);

要求根据d信号的输入，输出q，但是d信号是在clk信号的双边沿变化，而q需要偏移d的半个周期，并跟随d的值变化。

解决1？

难道always语句同时在上升沿和下降沿捕捉信号d？

verilog

module top_module (
    input clk,
    input d,
    output q
);
    reg q_reg;
    always@(posedge clk,negedge clk)begin
       q_reg<=d; 
    end
    assign q= q_reg;
endmodule

好家伙直接综合不了。

ERROR: [Synth 8-91] ambiguous clock in event control。//事件控制表达式不明确

意味着always语句是无法同时将上升沿和下降沿设置成敏感延，那要是设置电平敏感呢？，在d高电平时，就输出q高电平，d低电平就输出q低电平。

解决2？

verilog

module top_module (
    input clk,
    input d,
    output q
);
    reg q_reg;
    always@(clk)begin
       q_reg = d; 
    end
    assign q= q_reg;
endmodule

直接综合成q直接连接d，只是vivado插入了IBUF,OBUF,虽然q确实是随着d变化的，但是它们之间的相位根本无法控制。也就无法完成寄存器用来稳定数据的功能。

rtl

解决3？

verilog

换个思路，虽然always语句无法同时设置两种敏感事件，那要是用一个always对上升沿敏感，一个always对下降沿敏感，并利用clk的电平变化，clk高电平输出always对上升沿敏感捕获的值，clk低电平输出always对下降沿敏感捕获的值，这样交替就可以输出双边沿变化d的信号。

module top_module (
    input clk,
    input d,
    output q
);
    reg q1,q2,q_reg;
    assign q = q_reg;
    always@(posedge clk)begin
       q1<=d; 
    end
    always@(negedge clk)begin
       q2<=d; 
    end
    always@(clk)begin
        if(clk)
        q_reg = q1;
        else 
        q_reg = q2;
    end
endmodule

rtl

sim

module tb(

    );

reg clk;
reg switch;
reg d1,d2;
initial begin
   clk          =   0;
   switch       =   0;
   d1           =   0;
   d2           =   0;
   #1 switch    =   1;
end 
always #10 clk = ~clk;
    wire q;
    wire d,Q;
    always @(posedge clk)
    d1<=    $random;
    always @(negedge clk)
    d2<=    $random;

   ODDR #(
      .DDR_CLK_EDGE("SAME_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE" 
      .INIT(1'b0),    // Initial value of Q: 1'b0 or 1'b1
      .SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC" 
   ) orrt_test (
      .Q(Q),   // 1-bit DDR output
      .C(clk),   // 1-bit clock input
      .CE(1'b1), // 1-bit clock enable input
      .D1(d1), // 1-bit data input (positive edge)
      .D2(d2), // 1-bit data input (negative edge)
      .R(1'b0),   // 1-bit reset
      .S(1'b0)    // 1-bit set
   );
 assign d = switch?Q:1'b0;
 top_module  test(
    .clk(clk),
    .d(d),
    .q(q)
);
endmodule

增加36行的原因，是因为在vivado 仿真的时候，ODDR原语输出Q信号有100ps的不定态，若不加上会导致解法四的仿真top_module输出q信号是x。

36: assign d = switch?Q:1'b0;

其中仿真d信号利用 ODDR原语在clk上下沿输出，可以看到模块输出的q信号确实是寄存了d信号，但是延迟了1个半周期。并不完美切合题目。

解法4

verilog

官方的答案

module top_module(
	input clk,
	input d,
	output q);
	
	reg p, n;
	
	// A positive-edge triggered flip-flop
    always @(posedge clk)
        p <= d ^ n;
        
    // A negative-edge triggered flip-flop
    always @(negedge clk)
        n <= d ^ p;
    
    // Why does this work? 
    // After posedge clk, p changes to d^n. Thus q = (p^n) = (d^n^n) = d.
    // After negedge clk, n changes to p^n. Thus q = (p^n) = (p^d^p) = d.
    // At each (positive or negative) clock edge, p and n FFs alternately
    // load a value that will cancel out the other and cause the new value of d to remain.
    assign q = p ^ n;
endmodule

其中利用

• 异或运算可以随意调换异或项位置并且保持运算后结果不变。

$$p\oplus d\oplus p=d\oplus p\oplus p$$

• 0和任意项异或，依然保持任意项的原值。

$$\begin{array}{rl}0\oplus 1& =1\\ 0\oplus 0& =0\end{array}$$

正如它所注释的，在clk上升沿
$$q=(p\oplus n)=(d\oplus n\oplus n)=d$$
在clk下降沿
$$q=(p\oplus n)=(p\oplus d\oplus p)=(d\oplus p\oplus p)=d$$

rtl

因此无论何时，q将始终跟随d信号的值，并延迟相对于d信号半个周期。

sim

由于p,n寄存器未赋初值，同样会导致在vivado里面仿真不了，这和上一个不一样，这里n是x，则p<=d^n也将是x，最终的输出也将是x。故增加一个赋初值的语句。

  module top_module (
    input rst_n,
    input clk,
    input d,
    output q
);
   reg p ;
   reg n ;
initial begin
   p = 0;
   n = 0;
end
    always @(posedge clk)
        p   <= d ^ n;
        
    always @(negedge clk)
        n   <= d ^ p;
    
    assign q = p ^ n;

 endmodule

仿真代码和解法3的一致。

可以看到模块输出的q信号不但寄存了d信号，并且延迟了半个周期，满足题目要求。

       又R-S触发器可以做成D触发器， 由两个D触发器可以做成上升沿D触发器， 由上升沿D触发器可以做成1个bit的寄存器， 来看看：

        我们看下输入信号D和输出信号Q,   要把D的值保存到Q, 怎么办呢？ 从图可以看出， CLK信号必须从低电平变成高电平才可， 这就是上升沿触发器， 实现了1bit寄存器的功能。