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  • 十进制计数器与4位二进制计数器有些相似,但4位二进制计数器需要计数到1111然后 才能返回到0000,而十进制计数器要求计数到1001 (相当于9)就返回0000。8421BCD码 十进制计数器是一种最常用的十进制计数器。8421BCD码...

    十进制计数器与4位二进制计数器有些相似,但4位二进制计数器需要计数到1111然后 才能返回到0000,而十进制计数器要求计数到1001 (相当于9)就返回0000。8421BCD码 十进制计数器是一种最常用的十进制计数器。

    8421BCD码十进制计数器如图所示

    5552c2a1d746ecffcfb2b4bd330b1cfd.png

    该计数器是一个8421BCD码异步十进制加法计数器,由4个JK触发器和一个与非门构成,与非门的输出端接到触发器F1、F2的SD非端(置"1”端),输入端则接到时钟信号输入 端(CP端)和触发器F0、F3的输出端(即Q0端和Q3端)。

    计数器的工作过程分为如下两步

    第一步:计数器复位清零。

    在工作前应先对计数器进行复位清零。在复位控制端送一个 负脉冲到各触发器Rd端,触发器状态都变为“0”,即Q3Q2Q1Qo=OOOO。

    bdeda91c9494506c12684d71978f4368.png

    第二步:计数器开始计数。

    当第1个计数脉冲(时钟脉冲)下降沿送到触发器F0的CP端时,触发器F0翻转,Q0由"0”变为“1”,触发器Fl、F2、F3状态不变,Q3、Q2、Q1均为"0”,与非门的输出端为 “1”(Q3非*Q0非.CP非 = l),即触发器Fl、F2置位端SD非为“1”,不影响Fl、F2的状态,计数器输 出为 Q3Q2QiQo=00010当第2个计数脉冲下降沿送到触发器F0的CP端时,触发器F0翻转,Qo由“ 1 ”变为“0", Qo的变化相当于一个脉冲的下降沿送到触发器F1的CP端,F1翻转,Q1由“0”变为“1”, 与非门输出端仍为"1”,计数器输出为Q3Q2QiQo=0010。

    c7d55114c0b4d32cab24ec86f5fd0081.png

    同样道理,当依次输入第3~9个计数脉冲时,计数器则依次输出0011、0100、0101、 0110、 0111、 1000、 1001。当第10个计数脉冲上升沿送到触发器F0的CP端时,CP端由“0”变为"1",相当于 CP=1,此时Qo=l、Q3=l,与非门3个输入端都为“1”,马上输出“0”,分别送到触发器F1、 F2的置“1”端,F1、F2的状态均由“0”变为“1",即。=1、Q2=l,计数器的输出为 Q3Q2Q1Q0=1111。

    当第10个计数脉冲下降沿送到触发器F0的CP端时,F0翻转,Q0由“1”变“0”,它送 到触发器F1的CP端,F1翻转,Q1由“1”变为“0”,Q1的变化送到触发器F2的CP端,F2 翻转,Q2由“1”变为“0”,Q2的变化送到触发器F3的CP端,F3翻转,Q3由“1”变为“0”, 计数器输出为Q3Q2Q1Qo=OOOO.

    586745cef48967134e8264fe4fd384ce.png

    第11个计数脉冲下降沿到来时,计数器又重复上述过程进行计数。

    从上述过程可以看出,当输入19计数脉冲时,计数器依次输出0000-1001,当输入 第10个计数脉冲时,计数器输出变为0000,然后重新开始计数,它跳过了 4位二进制数计 数时出现的 1010、1011、1100、1101、1110、1111 6 个数。

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    实验目的

    1

    .熟悉Q

    uartusII

    的VHDL文本设计流程全过程,学习计数器的设计与仿真

    2

    .掌握简单逻辑电路的设计方法与功能仿真技巧。

    3

    .学习使用

    V

    AHDL

    语言进行含异步清零和同步加载与时钟使能的计数器的设计

    实验仪器设备

    1

    PC

    机,

    1

    2

    .Q

    uartusII

    系统

    实验原理

    含计数使能、异步复位

    4

    位加法计数器,其中有锁存器、

    rst

    是异步清零信号,低电平

    有效;

    clk

    是锁存信号、当

    ena

    1

    时使能锁存器。

    实验内容

    VHDL

    语言设计一个含异步清零和同步加载与时钟使能的计数器,并进行编辑,编

    译与仿真。要求

    (1)

    设计含有异步清零

    CLR

    和时钟使能端

    ENA

    (2)

    D

    触发器设计带有上述功能的十进制的加法计数器。

    实验程序

    LIBRARY IEEE;

    USE IEEE.STD_LOGIC_1164.ALL;

    USE IEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY CNT10 IS

    PORT(CLK,RST,EN : IN STD_LOGIC;

    CQ : OUT STD_LOGIC_VECTOR(3

    DOWNTO

    0);

    COUT : 0UT STD_LOGIC);

    END ENTITY CNT10;

    ARCHITECTURE behav OF CNT10 IS

    BEGIN

    PROCESS (CLK,RST,EN)

    V

    ARIABLE

    CQI : STD_LOGIC_VECTOR(3

    DOWNTO 0);

    BEGIN

    IF RST=

    1

    THEN CQI:=(OTHERS =>

    0

    );

    ELSIF CLK

    EVENT AND CLK=

    1

    THEN

    IF EN=

    1

    THEN

    IF CQI<9 THEN CQI:=CQI+1;

    ELSE

    CQI

    :=

    (OTHERS =>

    0

    );

    END IF;

    END IF;

    END IF;

    IF CQI=9 THEN COUT<=

    1

    ;

    ELSE COUT<=

    0

    ;

    END IF;

    CQ<=CQI;

    END PROCESS;

    END ARCHITECTURE behav;

    .

    实验仿真图形

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  • FPGA_四位二进制计数器

    千次阅读 2019-09-28 18:58:44
    四位二进制计数器和真值表:   代码如下: module jishuqi(clk,rst,en,rset,co,d,q); input clk;input rst;input rset;input en;input[3:0] d;output[3:0] q;output co; reg[3:0] q;reg co; always@(posed...

      四位二进制计数器和真值表:

                    

    代码如下:

    module jishuqi(clk,rst,en,rset,co,d,q);

    input clk;
    input rst;
    input rset;
    input en;
    input[3:0] d;
    output[3:0] q;
    output co;

    reg[3:0] q;
    reg co;

    always@(posedge clk)
    if(rst)
    begin
    q <= 4'd0;
    end
    else
    begin
    if(rset)
    begin
    q <= d;
    end
    else
    begin
    if(en)
    begin
    q <= q+4'b1;
    if(q==4'b1111)
    begin
    co <= 1;
    end
    else
    begin
    co <= 0;
    end
    end
    else
    begin
    q <= q;
    end

    end
    end

     

    endmodule

    功能仿真:

    转载于:https://www.cnblogs.com/Sagoo/p/3180163.html

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  • 同步四位二进制加法计数器逻辑电路图如下: 同步四位二进制减法计数器逻辑电路图如下:

    同步四位二进制加法计数器逻辑电路图如下:在这里插入图片描述
    同步四位二进制减法计数器逻辑电路图如下:在这里插入图片描述

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