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  • 双向移位寄存器VHDL设计
    2020-12-30 10:14:17

    双向移位寄存器

    1

    引言

    移位寄存器就是指具有移位功能的触发器组,

    它是在普通寄存器的基础上添加了

    移位功能的一种特殊的寄存器。通常,移位功能就是指在寄存器里面存储的二进制

    数据能够在时钟信号的控制下依次左移或者右移。移位寄存器是一种非常有用的时

    序逻辑电路,它常用于数据的串

    /

    并转换、并

    /

    串转换、数值运算、数据处理以及乘

    法移位操作等。

    移位寄存器按照移位方向来进行分类,

    可以分类左移移位寄存器、

    右移移位寄存

    器和双向移位寄存器等。本文将介绍双向移位寄存器。

    2

    VHDL

    程序

    双向移位寄存器的

    VHDL

    程序如下:

    LIBRARY ieee;

    --

    打开需要用到的库

    USE ieee.std_logic_1164.all;

    USE ieee.std_logic_arith.all;

    USE ieee.std_logic_unsigned.all;

    ENTITY rom_shift IS

    --

    实体说明

    PORT

    (

    clk

    : IN

    STD_LOGIC;

    d

    : IN

    STD_LOGIC;

    dir

    : IN

    STD_LOGIC;

    q

    : OUT

    STD_LOGIC_VECTOR(3 DOWNTO 0)

    );

    END rom_shift;

    ARCHITECTURE behave OF rom_shift IS

    --

    结构体定义

    SIGNAL

    qn

    : STD_LOGIC_VECTOR(3 DOWNTO 0);

    BEGIN

    PROCESS (clk)

    BEGIN

    IF (clk'EVENT AND clk='1') THEN

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    vhdl介绍:

    VHDL翻译成中文就是超高速集成电路硬件描述语言,主要是应用在数字电路的设计中。它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位,它也被用来设计ASIC。

    VHDL主要用于描述数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计,或称设计实体(可以是一个元件,一个电路模块或一个系统)分成外部(或称可视部分,及端口)和内部(或称不可视部分),既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后,一旦其内部开发完成后,其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

    vhdl特点:

    1.功能强大、设计灵活

    VHDL具有功能强大的语言结构,可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能,层层细化,最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计,这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法,既支持自底向上的设计,又支持自顶向下的设计;既支持模块化设计,又支持层次化设计。

    2.支持广泛、易于修改

    由于VHDL已经成为IEEE标准所规范的硬件描述语言,大多数EDA工具几乎都支持VHDL,这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中,主要的设计文件是用VHDL编写的源代码,因为VHDL易读和结构化,所以易于修改设计。

    3.强大的系统硬件描述能力

    VHDL具有多层次的设计描述功能,既可以描述系统级电路,又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述,也可以采用三者混合的混合级描述。另外,VHDL支持惯性延迟和传输延迟,还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型,给硬件描述带来较大的自由度,使设计人员能够方便地创建高层次的系统模型。

    4.独立于器件的设计、与工艺无关

    设计人员用VHDL进行设计时,不需要首先考虑选择完成设计的器件,就可以集中精力进行设计的优化。当设计描述完成后,可以用多种不同的器件结构来实现其功能。

    5.很强的移植能力

    VHDL是一种标准化的硬件描述语言,同一个设计描述可以被不同的工具所支持,使得设计描述的移植成为可能。

    6.易于共享和复用

    VHDL采用基于库(Library)的设计方法,可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块,将这些模块存放到库中,就可以在以后的设计中进行复用,可以使设计成果在设计人员之间进行交流和共享,减少硬件电路设计。

    vhdl优势:

    (1)与其他的硬件描述语言相比,VHDL具有更强的行为描述能力,从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构,从逻辑行为上描述和设计大规模电子系统的重要保证。

    (2)VHDL丰富的仿真语句和库函数,使得在任何大系统的设计早期就能查验设计系统的功能可行性,随时可对设计进行仿真模拟。

    (3)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效,高速的完成必须有多人甚至多个开发组共同并行工作才能实现。

    (4)对于用VHDL完成的一个确定的设计,可以利用EDA工具进行逻辑综合和优化,并自动的把VHDL描述设计转变成门级网表。

    (5)VHDL对设计的描述具有相对独立性,设计者可以不懂硬件的结构,也不必管理最终设计实现的目标器件是什么,而进行独立的设计。

    8位移位寄存器vhdl代码:

    LIBRARY ieee;

    USE ieee.std_logic_1164.all;

    ENTITY shifter IS

    PORT (

    data_in : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --输入的数据

    n : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位的数量

    dir : IN STD_LOGIC; --移动的方向 0:左 1:右

    kind : IN STD_LOGIC_VECTOR(1 DOWNTO 0); --移动类型 00:算术移 01:逻辑移 10:循环移

    clock : IN BIT; --手动时钟PULSE

    data_out : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --移位的结果

    );

    END shifter;

    ARCHITECTURE behav of shifter IS

    BEGIN

    PROCESS (data_in, n, dir, kind)

    VARIABLE x,y : STD_LOGIC_VECTOR(7 DOWNTO 0);

    VARIABLE ctrl0,ctrl1,ctrl2 : STD_LOGIC_VECTOR (3 DOWNTO 0);

    BEGIN

    IF (clock‘EVENT AND clock = ’1‘)THEN

    --产生控制向量ctrl

    ctrl0 := n(0) & dir & kind(1) & kind(0);

    ctrl1 := n(1) & dir & kind(1) & kind(0);

    ctrl2 := n(2) & dir & kind(1) & kind(0);

    CASE ctrl0 IS

    WHEN “0000” | “0001” | “0010” | “0100” | “0101” | “0110” =》 x := data_in; --n=0时不移动

    WHEN “1000” =》 x := data_in(6 DOWNTO 0) & data_in(0); --算术左移1位

    WHEN “1001” =》 x := data_in(6 DOWNTO 0) & ’0‘; --逻辑左移1位

    WHEN “1010” =》 x := data_in(6 DOWNTO 0) & data_in(7); --循环左移1位

    WHEN “1100” =》 x := data_in(7) & data_in(7 DOWNTO 1); --算术右移1位

    WHEN “1101” =》 x := ’0‘ & data_in(7 DOWNTO 1); --逻辑右移1位

    WHEN “1110” =》 x := data_in(0) & data_in(7 DOWNTO 1); --循环右移1位

    WHEN others =》 null;

    END CASE;

    CASE ctrl1 IS

    WHEN “0000” | “0001” | “0010” | “0100” | “0101” | “0110” =》 y := x; --n=0时不移动

    WHEN “1000” =》 y := x(5 DOWNTO 0) & x(0) & x(0); --算术左移2位

    WHEN “1001” =》 y := x(5 DOWNTO 0) & “00”; --逻辑左移2位

    WHEN “1010” =》 y := x(5 DOWNTO 0) & x(7 DOWNTO 6); --循环左移2位

    WHEN “1100” =》 y := x(7) & x(7) & x(7 DOWNTO 2); --算术右移2位

    WHEN “1101” =》 y := “00” & x(7 DOWNTO 2); --逻辑右移2位

    WHEN “1110” =》 y := x(1 DOWNTO 0) & x(7 DOWNTO 2); --循环右移2位

    WHEN others =》 null;

    END CASE;

    CASE ctrl2 IS

    WHEN “0000” | “0001” | “0010” | “0100” | “0101” | “0110” =》 data_out 《= y; --n=0时不移动

    WHEN “1000” =》 data_out 《= y(3 DOWNTO 0) & y(0) & y(0) & y(0) & y(0); --算术左移

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  • 移位寄存器VHDL描述

    千次阅读 2021-01-12 17:41:39
    8位移位寄存器LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY shifter ISPORT (data_in: IN STD_LOGIC_VECTOR(7 DOWNTO 0);--输入的数据n: IN STD_LOGIC_VECTOR(2 DOWNTO 0);--移位的数量dir: IN STD_LOGIC--移动...

    8位移位寄存器

    LIBRARY ieee;

    USE ieee.std_logic_1164.all;

    ENTITY shifter IS

    PORT (

    data_in: IN STD_LOGIC_VECTOR(7 DOWNTO 0);--输入的数据

    n: IN STD_LOGIC_VECTOR(2 DOWNTO 0);--移位的数量

    dir: IN STD_LOGIC--移动的方向 0:左  1:右

    kind: IN STD_LOGIC_VECTOR(1 DOWNTO 0);--移动类型  00:算术移  01:逻辑移  10:循环移

    clock: IN BIT;--手动时钟PULSE

    data_out: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--移位的结果

    );

    END shifter;ARCHITECTURE behav of shifter IS

    BEGIN

    PROCESS (data_in, n, dir, kind)

    VARIABLE x,y : STD_LOGIC_VECTOR(7 DOWNTO 0);

    VARIABLE ctrl0,ctrl1,ctrl2 : STD_LOGIC_VECTOR (3 DOWNTO 0);

    BEGIN

    IF (clock'EVENT AND clock = '1')THEN--产生控制向量ctrl

    ctrl0 := n(0) & dir & kind(1) & kind(0);

    ctrl1 := n(1) & dir & kind(1) & kind(0);

    ctrl2 := n(2) & dir & kind(1) & kind(0);

    ctrl2 := n(2) & dir & kind(1) & kind(0);

    CASE ctrl0 IS

    WHEN "0000" | "0001" | "0010" | "0100" | "0101" | "0110"  =>  x := data_in;  --n=0时不移动

    WHEN "1000" => x := data_in(6 DOWNTO 0) & data_in(0);--算术左移1位

    WHEN "1001" => x := data_in(6 DOWNTO 0) & '0';--逻辑左移1位

    WHEN "1010" => x := data_in(6 DOWNTO 0) & data_in(7); --循环左移1位

    WHEN "1100" => x := data_in(7) & data_in(7 DOWNTO 1);-算术右移1位

    WHEN "1101" => x := '0' & data_in(7 DOWNTO 1);--逻辑右移1位

    WHEN "1110" => x := data_in(0) & data_in(7 DOWNTO 1);--循环右移1位

    WHEN others => null;

    END CASE;

    CASE ctrl1 IS

    WHEN "0000" | "0001" | "0010" | "0100" | "0101" | "0110"  =>  y := x;        --n=0时不移动

    WHEN "1000" => y := x(5 DOWNTO 0) & x(0) & x(0);--算术左移2位

    WHEN "1001" => y := x(5 DOWNTO 0) & "00";--逻辑左移2位

    WHEN "1010" => y := x(5 DOWNTO 0) & x(7 DOWNTO 6);--循环左移2位

    WHEN "1100" => y := x(7) & x(7) & x(7 DOWNTO 2);--算术右移2位

    WHEN "1101" => y := "00" & x(7 DOWNTO 2);--逻辑右移2位

    WHEN "1110" => y := x(1 DOWNTO 0) & x(7 DOWNTO 2);--循环右移2位

    WHEN others => null;

    END CASE;CASE ctrl2 IS

    WHEN "0000" | "0001" | "0010" | "0100" | "0101" | "0110"  => data_out <= y;  --n=0时不移动

    WHEN "1000" => data_out <= y(3 DOWNTO 0) & y(0) & y(0) & y(0) & y(0); --算术左移4位

    WHEN "1001" => data_out <= y(3 DOWNTO 0) & "0000"; --逻辑左移4位

    WHEN "1010" | "1110" => data_out <= y(3 DOWNTO 0) & y(7 DOWNTO 4);--循环左(右)移4位

    WHEN "1100" => data_out <= y(7) & y(7) & y(7) & y(7) & y(7 DOWNTO 4);--算术右移4位

    WHEN "1101" => data_out <= "0000" & y(7 DOWNTO 4);--逻辑右移4位

    WHEN others => null;

    END CASE;

    END IF;

    END PROCESS;

    END behav;

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  • 摘要本文通过对EDA和VHDL的简单说明,阐述了基于VHDL硬件描述语言的移位寄存器设计方法,程序简单,在电子设计中有一定的推广价值。关键词移位寄存器设计EDAVHDL随着科学技术的不断进步,尤其是计算机产业的日新月异...

    本文通过对EDA和VHDL的简单说明,阐述了基于

    VHDL硬件描述语言的移位寄存器设计方法,程序简单,在电子

    设计中有一定的推广价值。

    关键词

    移位寄存器   设计  EDA  VHDL

    随着科学技术的不断进步,尤其是计算机产业的日新月

    异,作为计算机一个非常重要的部件——移位寄存器,从最早

    只能简单的左右移动功能的寄存器到现在广泛应用的具有寄存

    代码、实现数据的串行并行转换、数据运算和数据处理功能的

    移位寄存器,它正朝着体小量轻能强的方向不断发展,本文介

    绍了利用生成语句设计的16位串入串出移位寄存器的方法。

    1 EDA基本介绍

    EDA是电子设计自动化(Electronic Design Automation)

    的缩写。EDA技术是指以计算机为工作平台,融合了应用电子技

    术、计算机技术、信息处理及智能化技术的最新成果,进行电

    子产品的自动设计。设计者在EDA软件平台上,用硬件描述语

    言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化

    简、分割、综合、优化、布局、布线和仿真,直至对于特定目

    标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出

    现,极大地提高了电路设计的效率和可操作性,减轻了设计者

    的劳动强度。而在EDA设计中,经常会用到移位寄存的功能,如

    并行传送的数据转换成串行传送的数据时的移位以及乘法器的

    部分积右移等。因此,移位寄存起的设计在基于数字系统的设

    计中显得十分必要。

    2 VHDL简介

    VHDL是工业标准的硬件描述语言,称之为VHSIC(Very

    High

    Speed

    Integrated

    Circuit

    Hardware

    Description

    Language),简称VHDL。VHDL语言主要用于描述数字系统的结

    构,行为,功能和接口。除了含有许多具有硬件特征的语句

    外,VHDL的语言形式、描述风格以及语法是十分类似于一般的

    计算机高级语言。VHDL的程序结构特点是将一项工程设计,或

    称设计实体(可以是一个元件,一个电路模块或一个系统)分

    成外部(或称可视部分及端口)和内部(或称不可视部分),即

    涉及实体的内部功能和算法完成部分。在对一个设计实体定义

    了外部界面后,一旦其内部开发完成后,其他的设计就可以直

    接调用这个实体。这种将设计实体分成内外部分的概念是VHDL

    系统设计的基本点。

    3 移位寄存器

    寄存器按照功能的不同分为基本寄存器和移位寄存器两大

    类。基本寄存器只能并行送入数据,需要时也只能并行输出。

    移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左

    移,数据既可以并行输入、并行输出,也可以串行输入、串行

    输出,还可以并行输入、串行输出,串行输入、并行输出,十

    分灵活,用途也很广。

    4 移位寄存器的设计过程

    4.1 工作原理

    如图所示:串入串出移位寄存器有数据输入端和同步时

    钟输入端,一个数据输出端。在同步时钟的作用下,前级的数

    据向后级移动。语句GENERATE用来产生多个相同的结构。利用

    基于VHDL的移位寄存器设计

    景兴红  刘  陈  王泽芳

    (重庆正大软件职业技术学院 400056)

    GENERATE和D触发器元件dff,可以很方便地设计出16位串入串

    出移位寄存器。

    4.2 利用VHDL编写程序

    (1)D触发器的程序

    library ieee;

    use ieee.std_logic_1164.all;

    entity dff_logic is

    port ( d, clk: in std_logic;

    q: out std_logic);

    end dff_logic;

    architecture dff1 of dff_logic is

    begin

    p1: process (clk)

    begin

    if (clk ' event and clk = 1 ) then

    q <= d;

    end if;

    end process p;

    end dff;

    (2)顶层文件-16位移位寄存器的VHDL程序

    library ieee  ;

    use ieee.std_logic_1164.all;

    entity shift_16 is

    port (a,clk:in std_logic;

    b:out std_logic);

    end shift_16;

    architecture sample of shift_16 is

    component dff

    port (d,clk:in std_logic;

    q:out std_logic);

    end component;

    signal z:std_logic_vector (0 to 16);

    begin

    z(0) <= a;

    g1:for i in 0 to 15 generate

    dffx:dff port map (z(i),clk,z(i+1));

    end generate;

    b <= z(16);

    end sample;

    参考文献

    [1]潘松.VHDL实用教程【M】.成都:电子科技大学出版社

    .2000;[2]Jayaram.Bhaker.VHDL教程.北京:机械工业出版社

    .2006.

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    千次阅读 2018-10-30 22:42:14
    学习时序逻辑电路,学习寄存器的原理,学习VHDL语言。 实验内容: 编写一个8位的模式可控的移位寄存器VHDL 代码并编译,仿真。 实验环境 PC 机(Pentium100 以上)、Altera Quartus II 6.0 CPLD/FPGA 集成开发...
  • 使用自己定义的包集合,可以多位一起移动,用QUARTUS II仿真过,结果正确
  • 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19例 循环边界常数化测试 第20例 保护保留字 第21例 进程死锁 第22例 振荡与死锁...

空空如也

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左移寄存器vhdl

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