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  • latch up
    2020-05-28 13:20:23

    https://blog.csdn.net/luckywang1103/article/details/12909635?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522159062956719725211958004%2522%252C%2522scm%2522%253A%252220140713.130102334…%2522%257D&request_id=159062956719725211958004&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2allfirst_rank_ecpm_v2~pc_rank_v3-2-12909635.first_rank_ecpm_v2_pc_rank_v3&utm_term=latch+up

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    自己总结的芯片latchup原理,初学者必看。
  • Latch up 闩锁效应

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    Latch up概念 CMOS电路中,存在寄生的三极管PNPN,它们相互影响在VDD与GND间产生一低阻通路,形成大电流,烧坏芯片这就是闩锁效应 随着IC特征尺寸越来越小,集成度越来越高,闩锁效应发生的可能性越来越高; Latch up...

    Latch up概念

    CMOS电路中,存在寄生的三极管PNPN,它们相互影响在VDD与GND间产生一低阻通路,形成大电流,烧坏芯片这就是闩锁效应
    随着IC特征尺寸越来越小,集成度越来越高,闩锁效应发生的可能性越来越高;

    Latch up形成机制

    在CMOS工艺中制作的N管和P管间会存在寄生的BJT(PNPN);如下(以N井CMOS工艺制作的反相器为例),N管和P管间存在一个纵向的PNP,和一个横向的NPN;对于纵向的PNP:P管的源漏构成其双发射区,N#作为其基区,Psub作为其集电区,显然这是一个典型的PNP三极管,正向放大导通时有100左右的增益;对于横向的NPN:N管的源漏构成其双发射区,Psub构成其基区,N#构成其集电区,正向放大导通时有10左右的增益;
    此外,Nwell到VCC存在等效的阱电阻Rwell,P衬底到GND存在等效的衬底电阻Rsub;那么将他们抽取出来得到右边的等效电路结构(称为SCR-可控硅结构)

    正常工作情况下,三极管是截止的;不会发生Latch up;
    当受到外界来自电源,I/O,ESD静电泄放的干扰时,使得其中一个三极管导通后,将反馈到另一个三极管也导通,由于这两个三极管的输入输出是彼此首尾相接,因此形成一个不断循环放大的环路,电流在这个结构里面不断放大,最终超过芯片承受范围,使得芯片被烧坏;
    在这里插入图片描述

    在这里插入图片描述

    Latch up发生的条件:

    1. 环路增益大于1(βnpn*βpnp)
    2. 两个BJT均导通
    3. 电源提供的最大电流大于PNPN导通所需的维持电流IH

    Latch up触发原因:

    1.VDD变化导致Nwell和Psub间寄生电容产生足够电流,进而触发Latch up
    2. 当I/O信号变换超过VDD-GND范围,会有较大电流产生,也会触发Latch up
    3. ESD静电泄放时,会从保护电路中引入载流子到阱和衬底中,也会触发Latch up
    4. 负载过大,VDD或GND突变时也可能会触发Latch up
    5. 阱侧面漏电流过大,也会触发Latch up

    Latch up的预防:

    工艺制造时

    1. 采用重掺杂的衬底(降低Rsub,减小放大环路增益)
    2. 采用轻掺杂的外延层(阻止侧向漏电流从纵向PNP到低阻衬底的通路)
    3. 使用绝缘隔离槽(SOI绝缘体上硅工艺可彻底消除闩锁效应)

    版图设计时

    1. 多打接触孔,接触孔尽量靠近active有源区(降低Rwell,Rsub)
    2. 使用Guard ring(一方面降低Rwell,Rsub,一方面阻止载流子到达BJT基极)
    3. NMOS靠近GND,PMOS靠近VDD并保持足够距离,降低SCR触发的可能;
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  • Latch-Up(锁定)是CMOS存在一种寄生电路的效应,它会导致VDD和VSS短路,使得晶片损毁,或者至少系统因电源关闭而停摆。这种效应是早期CMOS技术不能被接受的重要原因之一。在制造更新和充分了解电路设计技巧之后,这种...
  • Latch up 的原理分析

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  • [转载]什么是ESD,什么是latch up

    千次阅读 2020-11-27 16:47:16
    今天在查阅文档时发现了一个问题, 我们在设计后端时经常要考虑到2个...问题2 latch up问题。我们为了防止latch up我们应该怎么做。 首先介绍一下什么是latch up 链接: https://zhuanlan.zhihu.com/p/125519142. ...

    今天在查阅文档时发现了一个问题,
    我们在设计后端时经常要考虑到2个问题,
    问题1 ESD问题,为了防止ESD问题,保护电路。我们应该怎么做,

    ESD静电二极管产品作用:ESD静电二极管并联于电路中,当电路正常工作时,它处于截止状态(高阻态),不影响线路正常工作,当电路出现异常过压并达到其击穿电压时,它迅速由高阻态变为低阻态,给瞬间电流提供低阻抗导通路径,同时把异常高压箝制在一个安全水平之内,从而保护被保护IC或线路;当异常过压消失,其恢复至高阻态,电路正常工作。

    问题2 latch up问题。我们为了防止latch up我们应该怎么做。
    首先介绍一下什么是latch up
    链接: https://zhuanlan.zhihu.com/p/125519142.

    展开全文
  • 对ic设计技术人员来说,latch up是必备的看家本领。不懂这个,可以说,你还得努力学习。
  • 详细阐述CMOS Latch-up、ESD、Antenna Effect、Snapback的原理及解决措施。压缩包有解释原理及措施的ppt文件和专业文献。
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    LATCH -UP 定义,产生原因,解决方法,天线效应。对芯片模拟设计,IC 版本有较大帮助
  • 关于Latchup的书籍,2007年影印版,Steven H. Voldman著.
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    Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。

    1. 原理

    Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。

    Latch-up发生的条件:

    (i)当两个BJT都导通,在VDD和GND之间产生低阻抗通路;

    (ii) 两个晶体管反馈回路(feedback loop)增益的乘积大于1;

    preview

    PNP为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的电流增益 可达数百倍;

    QNPN是一侧面式的NPN BJT,基极为P substrate,基极到集电极(collector)的电流增益 可达数十倍;

    Rwell是nwell的寄生电阻,其值可以到20KOhm;Rsub是substrate电阻,其值从数百到几欧姆。

    QPNP和QNPN形成npnp结构,构成可控硅(Silicon-controlled rectifier: SCR)电路。

    当无外界干扰未引起触发时,两个BJT处于截止状态,集电极电流是C-B的反向漏电流构成,电流增益非常小,此时Latch up不会产生。

    当其中一个BJT的集电极电流受外部干扰突然增加到一定值时,此时BJT的发射结正偏,电流反馈到另一个BJT,最终的反馈回路引起的电流需要乘以增益beta1*beta2 ,此时为SCR的触发。从而使两个BJT因触发而导通,VDD至GND(VSS)间形成低抗通路,Latch up由此而产生。

     2. 产生机制和抑制方法

    产生机制

    (i)输入或输出电压(I/O的信号)高于VDD电压,芯片产生大电流,导致latch-up;

    (ii)ESD静电加压,可能会从保护电路中引入少量带电载流子到Well或sub中,导致latch-up;

    抑制方法

    多子GuardRing : P+ Ring环绕NMOS并接GND; N+ Ring环接PMOS并接VDD。使用多子保护环可以降低Rwell和Rsub的阻值,且可以阻止多数载流子到基极。

    少子GuardRing : 制作在N阱中的N+ Ring环绕NMOS并接VDD; P+ Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到well或sub引发的闩锁。

    preview

    减小正反馈环路的增益。减小寄生晶体管的放大倍数和Rw/Rs阻值都可以有效降低环路增益。增加well和sub掺杂浓度以降低Rwell和Rsub, 例如,使用逆向掺杂阱。使NMOS和PMOS保持足够的间距来降低引发SCR的可能。Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell和Rsub的阻值。 

    更全面:

    新书试读II《CMOS集成电路闩锁效应》第三章:闩锁效应的分析方法 - 知乎

    展开全文
  • Sensirion_Humidity_ESD_Latch_Up_EMC_Application_Note_V1.3
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