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  • LVPECL转LVDS端接优化的经历

    千次阅读 2015-02-22 10:01:56
    这两天画板子要处理PXIe的那几个3.3V的LVPECL信号,受FPGA的限制,需要在片外把电平转换成LVDS。之前找到的电路都比较占板面空间,导致那一区域特别挤。项目中电源芯片的输出数比较冗余,有空闲的电源可以用,借助这...

    这两天画板子要处理PXIe的那几个3.3V的LVPECL信号。受FPGA的限制,需要在片外把电平转换成LVDS。
    一开始用了ONSEMI一篇应用笔记中提到的这样一个电路:

    ONSEMI的转换电路

    这个电路画出来之后发现那4个电阻还是比较占板面空间的,导致那一区域特别挤,等长也走的很艰难。我的期望是如果RE1和RE2的阻值是一样的,就可以用排阻来减小布局面积。
    文中给出的RE1和RE2是不相等的。虽说还真有不等值的排阻,以前挤模拟板的时候用过,但这次这两个阻值集成在一起的不好买到。
    项目中电源芯片的输出数比较冗余,有空闲的电源可以用,借助这个条件想了想办法。

    LVPECL端接

    LVPECL的输出级长成这个模样:

    LVPECL输出级

    标准端接方式是两根线分别50Ω电阻接到VCCO-2.0V上:

    LVPECL标准端接电路

    VCCO为3.3V或2.5V时,对应的VTT是1.3V和0.5V。为了端接单做这样一个电源轨出来不是所有场合都愿意的(尤其是0.5V这样低的电源),于是出现了两种常用的等效端接——戴维南等效端接和T端接:

    Thevenin Equivalent Termination

    T Termination

    戴维南等效端接的原理就是它的名字。
    T端接的思路是,利用差分信号的共模电压,在两个50Ω电阻的汇合点产生VTT。以3.3V为例,LPVECL的共模电压差不多1.9V,这样可以计算出汇合点等于VTT=1.3V时,两个50Ω电阻和RTT的分压。
    标准端接方式实际上与T端接有很强的联系,相当于把T端接的接地点抬高到VTT,从而减小RTT到0。也就是说只要保证在正负两个信号线电压都等于1.9V时,两个50Ω电阻的汇合点是VTT,那么T网络的第三端电压是多少是没有关系的,只要对应地调整RTT就可以了。这个结论对后面比较有用。

    T端接衍生出PI端接,最开头给出的那个电路应该就是PI端接的方式。把这个三端T网络做T-Π变换:

    PI Termination

    设计思路

    主要约束有:

    1. LVPECL的差分端接阻值;
    2. LVPECL的VTT电压;
    3. LVDS的共模电压;
    4. LVDS的差分幅度。

    最开头ONSEMI的那个电路,可以想象如果把RE2、RE2’和RT看成一个Π网络,做T-Π变换,就会得到一个T端接。

    也就是说它可以通过把T端接的R1和R2(两个50Ω电阻)分别拆成串联的两个电阻,

    拆电阻

    其中一个与RTT做T-Π变换得到。

    T-Π变换

    如果限定T-Π变换之后,跨接在两个接地电阻之间的电阻RT恰好是LVDS的100Ω(FPGA自带),那么这个拆分串联的方式是唯一的。
    现在我可以通过额外的电源,来调整T网络本来接地的那个点的电压,从而影响RTT以至RE1、RE2的值。也就是说,VTT通过RTT接到的不是0V了:

    改变VX

    这里的变量有VX、RTT、RX三个,需要三个方程来解。其中一个是第一张图中共模的电流定律

    2×1.9VTT50Ω+VXVTTRTT=0,

    其中1.9是LVPECL的共模电压,VTT取1.3V。
    然后是T-Π变换的两个方程
    50ΩRX=100Ω×RX100Ω+RX+RX,

    RTT=RX×RX100Ω+RX+RX.

    这样可以解出来
    VXRXRTT=1.16V,=30.9Ω,=5.9Ω.

    也就是说,用电源芯片产生一个1.15V的电压,再用四个30.9Ω的电阻(或排阻)就可以构成一个端接了。

    LVDS共模电压和差分幅度的检验

    按照上面的结果,可以算出输出给LVDS的共模电压

    VOCM=(VICMVX)×(50ΩRX)/2+RTT50Ω/2+RTT+VX=1.53V.

    我的LVDS要求的最大共模电压是1.425V,这个超了不少。这个方法似乎没有那么理想。

    看来要动用LVPECL的裕量了。LVPECL要求VTT是VCCO-2.0±0.2V,那么我用3.3V-2.2V=1.1V代到上面方程中去解,得到

    VXRXRTTVOCM=0.91V,=30.9Ω,=5.9Ω,=1.405V.

    进一步榨取50Ω的裕量,取55Ω得到
    VXRXRTTVOCM=0.895V,=34.6Ω,=7.06Ω,=1.398V.

    这个已经看起来差不多了。
    输出差分幅度其实不太用检验,300多mV吧,对付个LVDS没有什么问题。
    最终取得的参数是
    VXRXRTTRDIFF=0.9V,=36Ω,=7.5Ω,=56Ω.
    VICM VTT VOCM
    1.85 1.10 1.38
    1.90 1.11 1.40
    1.95 1.12 1.42

    可以用36Ω的排阻。感觉都是踩在极限上,先这么将就着试试看吧。走过路过恳请指教。

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  • 参见如下链接: https://www.cnblogs.com/TFH-FPGA/archive/2012/09/13/2683112.html
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  • 德州仪器 (TI) 宣布推出一款 4 Gbps 低电压差分信号 (LVDS) 与低电压伪发射极耦合逻辑 (LVPECL) 中继器与转换器。总体抖动低至 45 ps 的这些器件可确保各种通信应用中信号与时钟的完整性,这些应用包括高速网络路由...
  • LVDS的电压摆幅和速度低于LVPECL,CML和VML,然而LVDS也有其优势,即更低的功耗。许多LVDS驱动器基于恒定电流所以功耗与传输频率并不匹配。(这句话没明白) 3.4.1 LVDS输出结构 LVDS输出结构与VML类似,只是...

    在平时的工作中,经常会接触到各种差分电平的转换,网上也有很多这样的资料,但发现有些混乱,所以找了TI的这份文档进行翻译,一是系统的归类一下,二是自己也能通过这个来加深理解和学习。这个文档对于各个电平的结构讲解的一般,很多是根据TI的器件来说的。但是其后半部分连接方式的讲解是非常有价值的,通过这部分可以从原理上了解匹配和偏置电路的搭建,强烈建议大家一读。

    1概要

          随着通讯速度的提升,出现了很多差分传输接口,以提升性能,降低电源功耗和成本。早期的技术,诸如emitter-coupled logic(ECL),使用不变的负电源供电,在当时用以提升噪声抑制。随着正电压供电技术发展,诸如TTL和CMOS技术,原先的技术优点开始消失,因为他们需要一些-5.2V或-4.5V的电平。 
          在这种背景下,ECL转变为positive/pseduo emitter-coupled logic (PECL),简化了板级布线,摒弃了负电平供电。PECL要求提供800mV的电压摆幅,并且使用5V对地的电压。LVPECL类似于PECL也就是3.3V供电,其在电源功耗上有着优点。 
          当越来越多的设计采用以CMOS为基础的技术,新的高速驱动电路开始不断涌现,诸如current mode logic(CML),votage mode logic(VML),low-voltage differential signaling(LVDS)。这些不同的接口要求不同的电压摆幅,在一个系统中他们之间的连接也需要不同的电路。 
    本应用手册主要内容为:TI的不同的SERDES器件,输入输出结构,多种高速驱动器,以及偏置和终端电路。 
          在不同的接口之间,往往采用交流耦合的方式(ac-coupling),从而可以独立的对驱动器和接收器进行处理。 
    1. 不同接口之间的转换 
    2. 不同信号电平的转换 
    3. 不同地之间的转换

    2各信号电平

    第一步首先是理解各个接口点逻辑电平,主要讨论LVPECL,CML,VML,以及LVDS。 
    表一为这些接口的输出电平。 

    项目 LVPECL CML VML LVDS
    VOH 2.4V 1.9V 1.65V 1.4V
    VOL 1.6V 1.1V 0.85V 1V
    输出电压(单端) 800mV 800mV 800mV 400mV
    共模电压 2V 1.5V(VCC-0.2V)1 1.25V 1.2V

    表一,各接口电平规范

    image

    图一

    3输入输出结构

          在上文中提到了关于LVPECL,CML,VML以及LVDS驱动器,这些都是基于CMOS技术的。这个部分介绍各个种类的输入输出结果。

    3.1 LVPECL接口

    LVPECL由ECL和PECL发展而来,使用3.3V电平。

    3.1.1 LVPECL 输出结构

    LVPECL的典型输出为一对差分信号,他们的射击通过一个电流源接地。这一对差分信号驱动一对射极跟随器,为Output+与Output-提供电流驱动。50欧姆电子一头接输出,一端接VCC-2V。在射级输出级电平为VCC-1.3V。这样50欧姆的电阻两端电势差为0.7V,电流为14mA。(这一部分电路的计算方法我个人理解为,VCC过通过射级跟随器,等效于两个二极管,约为1.3V的电势下降,此时的射级跟随器的基极电压为VCC-1.3V+0.7V。电流源的作用是提高速度。)

    image

    3.1.2 输入结构

          输入部分如图三,输入差分对直流偏置电平也需要在VCC-1.3V。在这里要特别注意,关于连接的方式和匹配,在下文详细论述。

    image

     

    3.2 CML 接口结构

    CML电路驱动器有这样几个特点,包括高速能力,可调整逻辑输出摆幅,电平调整,可调slew rate.

    3.2.1 CML输出结构

          CML驱动器基于开漏输出和压控电流源使用NMOS晶体管。输出需要通过电阻上拉至VDD,这是因为NMOS只能驱动下降沿。因为输出电压摆幅是由负载决定,压控电流源用于改变电流值从而驱动负载。负载电阻和外部参考电阻可以靠近放置以优化输出电压摆幅。(这里说的比较简单,从其他的文献上查得的资料,上拉电阻一般选用50欧姆,电流源的电流为16mA,这样就会有差分800mV的电压摆幅)

    image

    3.2.2 CML输入结构

          输入部分需要有上拉电阻将共模电压拉至正常的值。在这里为1.5V当上拉电阻没有包含在芯片中时,就需要特别小心这部分的电路设计。上拉电阻要尽可能的靠近器件。NMOS晶体管在这里作为一个latch(锁存器),配合一个高速时钟,用来锁存数据。(这里好像是针对TI的某个器件来说的,和典型的CML电路有些不同。)

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    3.3 VML 接口结构

    德州仪器公司的voltage-mode logic (VML)电平与LVPECL兼容。和CML一样,VML基于CMOS工艺,但VML不需要上拉电阻,以为其内部使用了NMOS与PMOS用以驱动上升沿和下降沿。该电平使用不多,所以不详细论述了。

    3.4 LVDS接口结构

    ANSI TIA/EIA-644和IEEE1596.3-1996定义了LVDS接口标准。LVDS的电压摆幅和速度低于LVPECL,CML和VML,然而LVDS也有其优势,即更低的功耗。许多LVDS驱动器基于恒定电流所以功耗与传输频率并不匹配。(这句话没明白)

    3.4.1 LVDS输出结构

    LVDS输出结构与VML类似,只是TI的LVDS SERDES输出结构使用了反馈回路来调整共模电压值。如图8所示,一个电流源与NMOS的漏极链接用来控制输出电流,典型值为3.5mA,通过终端的100欧姆匹配电阻,得到350mA的电压摆幅。

    image

    image

    3.4.2 LVDS 输入结构

    TI的基于LVDS的SERDES芯片使用差分信号,使用NMOS晶体管,输入必须使用100欧姆的终端电阻跨接于两个差分电平。并且共模电平约为1.2V。匹配电阻必须尽量靠近接收端摆放。电流源用来给差分线提供小电流。

    image

    tips:

    1、按照标准,CML的共模电压为VCC-0.2V,这个计算是基于电流源电流为16mA,上拉电阻值为50欧姆。为什么Ti这个表格里的这个共模电压是1.5V?这里需要再查阅一些文献看。

    4 各个端口的连接

    直流耦合用于当共模电压不造成问题,且为了避免电容造成的阻抗不连续。 
    交流耦合用于消除共模电压,主要用于不同的逻辑电平,并假定一个直流平衡的信号模式。

    4.1 LVPECL

    4.1.1 LVPECL驱动器——直流耦合

    直流耦合时,LVPECL需要VCC-2V的终端。当VCC为3.3V时,该电压为1.3V。终端电阻Rt必须和传输阻抗Z0相同。 
    image

    4.1.2 LVPECL驱动器——交流耦合

    在交流耦合的情况下,由于没有直流路径供给下降沿信号,所以LVPECL驱动器输出需要通过一个电阻连接至地,这个电阻的大型约在140~220欧姆。在接收端,终端电平必须为VCC-1.3V(5V为3.7V,3.3V为2V)

    image

    Rt与Z0一致。

    4.2 CML

    4.2.1 CML的直流耦合

    CML的匹配只要加上一个上拉(芯片内未射开漏上拉),上拉电阻等于传输线阻抗Z0。如果芯片内都有上拉,则直接连接即可。

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    4.2.2 CML的交流耦合

    在AC耦合时,需要上拉电阻提供上升沿电平。

    image

     

    4.4 LVDS

    因为LVDS是电流驱动器,所以只能通过DC耦合,电流通过跨接的终端电阻转化为电压信号。典型的来说,差分匹配电阻Rt为100欧姆,但是这个还要根据传输阻抗Z0。(在PCB上Z0一般为50欧姆)

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    5 偏置和终端电路

    5.1 偏置

    最简单的偏置电压使用分压电阻网络即可。 
    image

    举个LVPECL的例子(原文是VML的例子)。3.3V的LVPECL的偏置电压为2V,所以:

    3.3*(R2/(R1+R2))=2

    可以根据这个算式,算出R1与R2的关系,R1=0.65R2

    5.2 终端匹配

    对于差分电路,有四种典型的终端和偏置方式,他们有各自的优缺点。

    5.2.1 差分匹配

    这是最简单的一种,R1和R2用以分压,他们的值在k级别,使得输入共模电平在接收端允许的范围。

    image

    该方式的主要的缺点是元器件的数量以及电源的消耗通过分压网络。然而,这种方式可以通过选择更大阻值的R1,R2来降低功耗。

    5.2.2 带有去耦电容的差分匹配

    第二种方法是和第一种很相似,但终端匹配电阻采用50欧姆,且两个匹配电阻间通过一个去耦电容接地。 
    image

    这种差分匹配,主要的缺点在于元器件数量和电源消耗;然而,电源消耗可以通过调整R1,R2的值。优点在于,当出现传输线造成的信号歪斜时,比如差分信号并不是同时到达时,该电容可以成为一个对小信号的低阻对地路径。

    5.2.3 简化电路

    第三种方法如下图22.

    image

     

    理想的配置是使得R1||R2等于Z0。同时满足电阻分压。 
    可以继续举LVPECL的例子。 
    算得R1||R2 = 50 又根据上文的关系,可得,R1=82,R2=130 
    显然,在这个例子里,有更少的R1和R2,但是由于R1和R2的电阻较小,所以功耗比较大。

    5.2.4 带一个偏置电阻网络的差分匹配

    最后一种方式将偏置网络合并为一个,如图24. 
    image

    这是一个非常简洁的电路,易于只存在一个分压网络用于两个差分线,减少了电源消耗。去耦电容和匹配电阻消减了电路噪声,和信号歪斜。 
    当芯片不存在内部的偏置电路时,这种方法是最好的终端和偏置电路之一。 
    R1和R2在k级的电阻中选,Z0等于传输阻抗。

    这种配置时,匹配电阻靠近芯片摆放,偏置电路远离该部分。去耦电容同样必须靠近芯片摆放。

    加个补充,来源于网上,提到CML和LVDS的速度问题。

    1、CML和(P)ECL他们的Driver不是工作在开关状态(饱和、截至),而是工作在临界状态,因此他们右low到high的切换过程是很迅速的,同时也正是因为其工作在临界状态,它的静态损耗比LVDS要大,说白了也就是发热大。 
    2、swing大小的问题,其实这个主要是针对接受器来说,当receiver的容限变大的时候,其允许的传输速度也将会更大。一个很好的例子就是SATA 1.0和PCIE 1.0,其PHY的Driver部分是相类似的,不过PCIE定义的接受电平为85mV(但愿我没记错)而SATA的接收电平为250mV,这样在传输时,PCIE允许的传输速度就大于SATA。

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  • 声明:本文是对TI文档:《interfacing between LVPECL, VML, and LVDS levels》的翻译,仅供学习使用。 在平时的工作中,经常会接触到各种差分电平的转换,网上也有很多这样的资料,但发现有些混乱,所以找了TI的这...

    声明:本文是对TI文档:《interfacing between LVPECL, VML, and LVDS levels》的翻译,仅供学习使用。

    在平时的工作中,经常会接触到各种差分电平的转换,网上也有很多这样的资料,但发现有些混乱,所以找了TI的这份文档进行翻译,一是系统的归类一下,二是自己也能通过这个来加深理解和学习。这个文档对于各个电平的结构讲解的一般,很多是根据TI的器件来说的。但是其后半部分连接方式的讲解是非常有价值的,通过这部分可以从原理上了解匹配和偏置电路的搭建,强烈建议大家一读。

    1概要

          随着通讯速度的提升,出现了很多差分传输接口,以提升性能,降低电源功耗和成本。早期的技术,诸如emitter-coupled logic(ECL),使用不变的负电源供电,在当时用以提升噪声抑制。随着正电压供电技术发展,诸如TTL和CMOS技术,原先的技术优点开始消失,因为他们需要一些-5.2V或-4.5V的电平。
          在这种背景下,ECL转变为positive/pseduo emitter-coupled logic (PECL),简化了板级布线,摒弃了负电平供电。PECL要求提供800mV的电压摆幅,并且使用5V对地的电压。LVPECL类似于PECL也就是3.3V供电,其在电源功耗上有着优点。
          当越来越多的设计采用以CMOS为基础的技术,新的高速驱动电路开始不断涌现,诸如current mode logic(CML),votage mode logic(VML),low-voltage differential signaling(LVDS)。这些不同的接口要求不同的电压摆幅,在一个系统中他们之间的连接也需要不同的电路。
    本应用手册主要内容为:TI的不同的SERDES器件,输入输出结构,多种高速驱动器,以及偏置和终端电路。
          在不同的接口之间,往往采用交流耦合的方式(ac-coupling),从而可以独立的对驱动器和接收器进行处理。
    1. 不同接口之间的转换
    2. 不同信号电平的转换
    3. 不同地之间的转换

    2各信号电平

    第一步首先是理解各个接口点逻辑电平,主要讨论LVPECL,CML,VML,以及LVDS。
    表一为这些接口的输出电平。

    项目 LVPECL CML VML LVDS
    VOH 2.4V 1.9V 1.65V 1.4V
    VOL 1.6V 1.1V 0.85V 1V
    输出电压(单端) 800mV 800mV 800mV 400mV
    共模电压 2V 1.5V(VCC-0.2V1 1.25V 1.2V

    表一,各接口电平规范

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    图一

    3输入输出结构

          在上文中提到了关于LVPECL,CML,VML以及LVDS驱动器,这些都是基于CMOS技术的。这个部分介绍各个种类的输入输出结果。

    3.1 LVPECL接口

    LVPECL由ECL和PECL发展而来,使用3.3V电平。

    3.1.1 LVPECL 输出结构

    LVPECL的典型输出为一对差分信号,他们的射击通过一个电流源接地。这一对差分信号驱动一对射极跟随器,为Output+与Output-提供电流驱动。50欧姆电子一头接输出,一端接VCC-2V。在射级输出级电平为VCC-1.3V。这样50欧姆的电阻两端电势差为0.7V,电流为14mA。(这一部分电路的计算方法我个人理解为,VCC过通过射级跟随器,等效于两个二极管,约为1.3V的电势下降,此时的射级跟随器的基极电压为VCC-1.3V+0.7V。电流源的作用是提高速度。)

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    3.1.2 输入结构

          输入部分如图三,输入差分对直流偏置电平也需要在VCC-1.3V。在这里要特别注意,关于连接的方式和匹配,在下文详细论述。

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    3.2 CML 接口结构

    CML电路驱动器有这样几个特点,包括高速能力,可调整逻辑输出摆幅,电平调整,可调slew rate.

    3.2.1 CML输出结构

          CML驱动器基于开漏输出和压控电流源使用NMOS晶体管。输出需要通过电阻上拉至VDD,这是因为NMOS只能驱动下降沿。因为输出电压摆幅是由负载决定,压控电流源用于改变电流值从而驱动负载。负载电阻和外部参考电阻可以靠近放置以优化输出电压摆幅。(这里说的比较简单,从其他的文献上查得的资料,上拉电阻一般选用50欧姆,电流源的电流为16mA,这样就会有差分800mV的电压摆幅

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    3.2.2 CML输入结构

          输入部分需要有上拉电阻将共模电压拉至正常的值。在这里为1.5V当上拉电阻没有包含在芯片中时,就需要特别小心这部分的电路设计。上拉电阻要尽可能的靠近器件。NMOS晶体管在这里作为一个latch(锁存器),配合一个高速时钟,用来锁存数据。(这里好像是针对TI的某个器件来说的,和典型的CML电路有些不同。

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    3.3 VML 接口结构

    德州仪器公司的voltage-mode logic (VML)电平与LVPECL兼容。和CML一样,VML基于CMOS工艺,但VML不需要上拉电阻,以为其内部使用了NMOS与PMOS用以驱动上升沿和下降沿。该电平使用不多,所以不详细论述了。

    3.4 LVDS接口结构

    ANSI TIA/EIA-644和IEEE1596.3-1996定义了LVDS接口标准。LVDS的电压摆幅和速度低于LVPECL,CML和VML,然而LVDS也有其优势,即更低的功耗。许多LVDS驱动器基于恒定电流所以功耗与传输频率并不匹配。(这句话没明白)

    3.4.1 LVDS输出结构

    LVDS输出结构与VML类似,只是TI的LVDS SERDES输出结构使用了反馈回路来调整共模电压值。如图8所示,一个电流源与NMOS的漏极链接用来控制输出电流,典型值为3.5mA,通过终端的100欧姆匹配电阻,得到350mA的电压摆幅。

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    3.4.2 LVDS 输入结构

    TI的基于LVDS的SERDES芯片使用差分信号,使用NMOS晶体管,输入必须使用100欧姆的终端电阻跨接于两个差分电平。并且共模电平约为1.2V。匹配电阻必须尽量靠近接收端摆放。电流源用来给差分线提供小电流。

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    tips:

    1、按照标准,CML的共模电压为VCC-0.2V,这个计算是基于电流源电流为16mA,上拉电阻值为50欧姆。为什么Ti这个表格里的这个共模电压是1.5V?这里需要再查阅一些文献看。

    4 各个端口的连接

    直流耦合用于当共模电压不造成问题,且为了避免电容造成的阻抗不连续。
    交流耦合用于消除共模电压,主要用于不同的逻辑电平,并假定一个直流平衡的信号模式。

    4.1 LVPECL

    4.1.1 LVPECL驱动器——直流耦合

    直流耦合时,LVPECL需要VCC-2V的终端。当VCC为3.3V时,该电压为1.3V。终端电阻Rt必须和传输阻抗Z0相同。
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    4.1.2 LVPECL驱动器——交流耦合

    在交流耦合的情况下,由于没有直流路径供给下降沿信号,所以LVPECL驱动器输出需要通过一个电阻连接至地,这个电阻的大型约在140~220欧姆。在接收端,终端电平必须为VCC-1.3V(5V为3.7V,3.3V为2V)

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    Rt与Z0一致。

    4.2 CML

    4.2.1 CML的直流耦合

    CML的匹配只要加上一个上拉(芯片内未射开漏上拉),上拉电阻等于传输线阻抗Z0。如果芯片内都有上拉,则直接连接即可。

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    4.2.2 CML的交流耦合

    在AC耦合时,需要上拉电阻提供上升沿电平。

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    4.4 LVDS

    因为LVDS是电流驱动器,所以只能通过DC耦合,电流通过跨接的终端电阻转化为电压信号。典型的来说,差分匹配电阻Rt为100欧姆,但是这个还要根据传输阻抗Z0。(在PCB上Z0一般为50欧姆

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    5 偏置和终端电路

    5.1 偏置

    最简单的偏置电压使用分压电阻网络即可。
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    举个LVPECL的例子(原文是VML的例子)。3.3V的LVPECL的偏置电压为2V,所以:

    3.3*(R2/(R1+R2))=2

    可以根据这个算式,算出R1与R2的关系,R1=0.65R2

    5.2 终端匹配

    对于差分电路,有四种典型的终端和偏置方式,他们有各自的优缺点。

    5.2.1 差分匹配

    这是最简单的一种,R1和R2用以分压,他们的值在k级别,使得输入共模电平在接收端允许的范围。

    image

    该方式的主要的缺点是元器件的数量以及电源的消耗通过分压网络。然而,这种方式可以通过选择更大阻值的R1,R2来降低功耗。

    5.2.2 带有去耦电容的差分匹配

    第二种方法是和第一种很相似,但终端匹配电阻采用50欧姆,且两个匹配电阻间通过一个去耦电容接地。
    image

    这种差分匹配,主要的缺点在于元器件数量和电源消耗;然而,电源消耗可以通过调整R1,R2的值。优点在于,当出现传输线造成的信号歪斜时,比如差分信号并不是同时到达时,该电容可以成为一个对小信号的低阻对地路径。

    5.2.3 简化电路

    第三种方法如下图22.

    image

    理想的配置是使得R1||R2等于Z0。同时满足电阻分压。
    可以继续举LVPECL的例子。
    算得R1||R2 = 50 又根据上文的关系,可得,R1=82,R2=130
    显然,在这个例子里,有更少的R1和R2,但是由于R1和R2的电阻较小,所以功耗比较大。

    5.2.4 带一个偏置电阻网络的差分匹配

    最后一种方式将偏置网络合并为一个,如图24.
    image

    这是一个非常简洁的电路,易于只存在一个分压网络用于两个差分线,减少了电源消耗。去耦电容和匹配电阻消减了电路噪声,和信号歪斜。
    当芯片不存在内部的偏置电路时,这种方法是最好的终端和偏置电路之一。
    R1和R2在k级的电阻中选,Z0等于传输阻抗。

    这种配置时,匹配电阻靠近芯片摆放,偏置电路远离该部分。去耦电容同样必须靠近芯片摆放。

    加个补充,来源于网上,提到CML和LVDS的速度问题。

    1、CML和(P)ECL他们的Driver不是工作在开关状态(饱和、截至),而是工作在临界状态,因此他们右low到high的切换过程是很迅速的,同时也正是因为其工作在临界状态,它的静态损耗比LVDS要大,说白了也就是发热大。
    2、swing大小的问题,其实这个主要是针对接受器来说,当receiver的容限变大的时候,其允许的传输速度也将会更大。一个很好的例子就是SATA 1.0和PCIE 1.0,其PHY的Driver部分是相类似的,不过PCIE定义的接受电平为85mV(但愿我没记错)而SATA的接收电平为250mV,这样在传输时,PCIE允许的传输速度就大于SATA。

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