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  • RS锁存器,D锁存器、D触发器简介

    万次阅读 多人点赞 2019-09-22 06:42:17
    文章目录RS锁存器(RS latch)D锁存器(D latch)D触发器(D flip flop) 本片博客主要介绍一下RS锁存器(RS latch),D锁存器(D latch)和D触发器...真值表: R S Q 0 0 Q 0 1 1 1 0 0 1 1 X 注...


    本片博客主要介绍一下RS锁存器(RS latch),D锁存器(D latch)和D触发器(D flip flop)各自的电路原理和优缺点以及演变历史。

    RS锁存器(RS latch)

    电路图:
    在这里插入图片描述

    真值表:

    R S Q
    0 0 Q
    0 1 1
    1 0 0
    1 1 X

    注意到

    • 当R=1时,输出为0,故R又称为直接置“0”端,或“复位”端(reset)
    • 当S=1时,输出也为1,故S又称为直接置“1”端,或“置位”端
    • 当R=S=0时,输出保持不变(很重要的特征!保证了RS同时为0(断电)后,电路输出能够保持不变)
    • 注意!!!RS不能同时为1
      • 如果RS同时为1,那么根据电路图可以推导出两个输出全为0,有人可能会说这有什么大不了,但是接下去当RS同时变为0的时候,问题来了!!!
      • 由于RS不可能同时变为0(电路时延不可能完全相同),那么就存在先后问题,就会给电路带来不确定性!因为我们不知道是谁先变成0,就更不知道输出会变成什么样!

    D锁存器(D latch)

    电路图:
    在这里插入图片描述

    为了解决RS锁存器带来的问题(RS不能同时为1),在此基础上,添加两个与门和一个非门,即可避免这种情况。升级版电路名字就叫D锁存器
    但是D锁存器同样存在它的问题,那就是无法去除输入的毛刺(换句话说,对毛刺很敏感)。可以看到当E端为0的时候,R端也会恒为0,S端则等于D端输入,亦即是此时输出直接等于输入。所以在E=0的时候,输出完全跟随输入(哪怕输入存在毛刺/抖动,这在电路中十分常见!!!)。为了进一步的改进,人们在此基础上又提出了D触发器。

    D触发器(D flip flop)

    电路图:

    在这里插入图片描述

    通过两个D锁存器级联,并加入一个非门,就形成了D触发器。通过非门,使得两个D锁存器的时钟存在一个180°的相位差(亦即是相差半个时钟周期),从而实现,只在时钟上升沿的时候读取输入并输出,所以其他时候输入的变化不会传导到输出端,去除了输入可能存在的毛刺,得到了稳定的输出。

    展开全文
  • 锁存器74ls373

    2018-06-20 17:08:10
    常用8D锁存器74LS373的技术资料 包括引脚图 逻辑功能 真值表
  • Verilog D锁存器

    千次阅读 2019-09-07 18:03:35
    D锁存器真值表,逻辑表达式和逻辑电路图如下: Verilog代码实现: /*------------------------------------- Filename: D_latch.v Function: 逻辑门控D锁存器 Author: Zhang Kaizhou Date: 2019-9-7 14:42:03 ---...

    简介:
    用门级描述的方法写一个D锁存器,并对其逻辑功能进行测试。D锁存器的真值表,逻辑表达式和逻辑电路图如下:
    在这里插入图片描述

    Verilog代码实现:

    /*----------------------------------------------
    Filename: D_latch.v
    Function: 逻辑门控D锁存器(方案1的描述,方案2与之类似)
    Author: Zhang Kaizhou
    Date: 2020-7-22 09:40:45
    ----------------------------------------------*/
    module D_latch(q, nq, en, d);
    	output q, nq;
    	input en, d;
    	wire wnr, wns, wq, wnq, nd; //内部连线
    	
    	//门级描述
    	nor nd1(wq, wns, wnq), nd2(wnq, wnr, wq);
    	and ad1(wns, nd, en), ad2(wnr, en, d);
    	nor nr1(nd, d);
    	assign q = wq;
    	assign nq = wnq;
    endmodule
    
    /*-------------------------------------
    Filename: D_latch_tb.v
    Function: 测试逻辑门控D锁存器
    Author: Zhang Kaizhou
    Date: 2020-7-22 09:40:37
    -------------------------------------*/
    `timescale 1ns/1ns
    module D_latch_tb(q, nq);
    	output q, nq;
    	reg en, d;
    	
    	initial
    	begin
    		#100 en = 1'b1; d = 1'b0;
    		#100 d = 1'b1;
    		#100 d = 1'b0;
    		#200 en = 1'b0;
    		#100 d = 1'b1;
    		#100 en = 1'b1;
    		#500 $stop;
    	end
    	
    	D_latch m0(.q(q), .nq(nq), .en(en), .d(d));
    endmodule
    

    仿真结果:
    在这里插入图片描述

    总结:
    由上面的仿真结果可知,D锁存器的基本逻辑功能(数据保持以及输出随D变化而变)已实现。

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  • 74HC573D 锁存器

    2021-01-31 19:46:17
    74HC573D引脚图真值表使用方式使用实例 引脚图 真值表 OE:output enable 输出使能(低电平有效) LE:latch enable 锁存器使能 使用方式 74HC573芯片是一个锁存器 简单来说就是由输入引脚 D1~D8 来控制输出引脚 ...

    引脚图

    在这里插入图片描述

    真值表

    在这里插入图片描述
    OE:output enable 输出使能(低电平有效)
    LE:latch enable 锁存器使能

    使用方式

    74HC573芯片是一个锁存器

    简单来说就是由输入引脚 D1~D8 来控制输出引脚 Q1 ~ Q8。OE和LE 的取值会影响 输入数据 控制 输出数据

    1. 当 OE 为 L ,LE 为 H 时,为 跟随模式,输出数据 = 输入数据 。
    2. 当 OE 为 L ,LE 为 L 时,为 锁存模式,输出数据 = 上一个时刻的输入数据 。
      在这里插入图片描述

    使用实例

    51单片机控制多位数码管运用74HC573芯片,点击查看

    中文资料

    点我下载 74HC573 锁存器资料

    展开全文
  • 组合电路就是一个真值表,一个函数,一组输入对应一组输出,当前什么输入就根据函数得到什么输出,实时跟踪变化,这样也就容易有冒险、竞争之类的问题产生毛刺。 锁存器:电平敏感 always @ (enable) ??if ...

    首先应该明确锁存器和触发器也是由与非门之类的东西构成。尤其是锁存器,虽说数字电路定义含有锁存器或触发器的电路叫时序电路,但锁存器有很多组合电路的特性。

    组合电路就是一个真值表,一个函数,一组输入对应一组输出,当前什么输入就根据函数得到什么输出,实时跟踪变化,这样也就容易有冒险、竞争之类的问题产生毛刺。

    锁存器:电平敏感

    always @ (enable)

    ??if (enable) ?q <= d;

     

    那就是说,在enable有效的时间内,q完全跟踪d的值,比如在这个时间内d变化了,q跟着变化,当enable失效的时候,q存储d最后的值。

    触发器:我们把输出只在时钟某个时刻变化的玩意儿叫触发器。边沿敏感

    always @ (posedge enable)

    ??if (enable) q <= d;

    这个便是一个d触发器。只在enable(一般大家都叫它clock)的上升沿q采样d,而且在每个时钟的上升沿都会采样。

    在fpga中一般避免用latch,因为在FPGA中触发器资源丰富,不用白不用,latch由于是电平触发的,相对触发器来说容 易产生毛刺,电路不稳定.
    latch的优点是完成同一个功能所需要的门较触发器要少,所以在asic中用的较多

    ?

    那最后再说寄存器,寄存器这个玩意儿是一个概念层次的东西,1个寄存器就是能存1bit数据的东西。既可以用触发器实现也可以用锁存器实现。以触发器为例,由于触发器每个时钟上升沿都会采样,所以触发器会有一个反馈逻辑,当load有效的时候才会采样d,否则保持不变。

    always @ (posedge clk or negedge rst_n)

    if (!rst_n)

    q <= 0;

    else if (load)

    q <= d;

     

    这便就是一个寄存器了。

     

     

    1. 寄存器
     
      在实际的数字系统中,通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器.由于触发器内有记忆功能,因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码,所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。
     
    2 .  锁存器
     
           由若干个钟控D触发器构成的一次能存储多位二进制代码的时序逻辑电路。数据有效迟后于时钟信号有效。这意味着时钟信号先到,数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。
     
    3. 锁存器与寄存器的区别:
    (1)寄存器是同步时钟控制,而锁存器是电位信号控制。锁存器一般由电平信号控制,属于电平敏感型。寄存器一般由时钟信号信号控制,属于边沿敏感型。

    (2)寄存器的输出端平时不随输入端的变化而变化,只有在时钟有效时才将输入端的数据送输出端(打入寄存器),而锁存器的输出端平时总随输入端变化而变化,只有当锁存器信号到达时,才将输出端的状态锁存起来,使其不再随输入端的变化而变化

       可见,寄存器和锁存器具有不同的应用场合,取决于控制方式以及控制信号 和数据之间的时间关系:若数据有效一定滞后于控制信号有效,则只能使用锁存器;数据提前于控制信号而到达并且要求同步操作,则可用寄存器来存放数据。

    转载于:https://www.cnblogs.com/ly0019/p/8520648.html

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  • 锁存器与寄存器的区别

    万次阅读 2016-11-14 21:22:31
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  • Veriolg R'S'锁存器

    2019-09-07 15:40:26
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  • 数字电路中D触发器和D锁存器分别有什么作用?

    万次阅读 多人点赞 2019-02-14 20:11:32
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    千次阅读 2016-12-13 15:16:40
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    2014-06-20 23:15:00
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  • 典型逻辑器件

    2020-04-05 14:27:13
    D触发器 J-K触发器 J-K触发器可以用于计数 锁存器 暂时存放机器中的二进制信息。锁存器可以由多个D触发器组成,其中一个D触发器存一位二进制代码。 移位寄存器 计数器 三态门 ...真值表 ...

空空如也

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锁存器真值表