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  • 使用集成电路的基本知识 1。集成电路型号的识别 要全面了解一块集成电路的用途、功能、电特性,那必须知道该块集成电路的型号及其产地。电视、音响、录像用集成电路与其它集成电路一样,其正面印有型号或标记,从而...
  •  要全面了解一块集成电路的用途、功能、电特性,那必须知道该块集成电路的型号及其产地。电视、音响、录像用集成电路与其它集成电路一样,其正面印  有型号或标记,从而根据型号的前缀或标志就能初步知道它是那个...
  • 使用集成电路前,要对该集成电路的功能,内部结构、电特性、外形封装以及与该集成电路相连的电路作全面分析和理解,使用时各项电性能参数不得超出该集成电路所允许的最大使用范围。
  •  1 知识平台的基本概念  人类没有知识的遗传性状。今天人们所创造出的知识成果,都是在前人知识成果基础上的再创造。一些伟大的科学家在谈及自己的科学成就时,会谦称自己是站在“巨人的肩膀”之上,“巨人的肩膀...
  • 集成电路知识

    2013-05-08 20:19:10
    集成电路 只要讲述硬件描述语言一些基本语法 对于初学者挺有用
  • 的基本原理是:在录音时,通过杜比定向逻辑矩阵进行编码,将四声道信号合成为双声道的数字信号;在放音时,通过杜比定向逻辑解码矩阵,又将双声道复合信号还原为四声道信号,从而产生三维空间的立体声效果。所使用...
  • 集成电路版图学习笔记1----版图基本知识

    万次阅读 多人点赞 2018-08-29 19:05:54
    集成电路设计流程: Created with Raphaël 2.1.2设 计 方 案定 义 结 构 功能设计与仿真电路设计与仿真版图设计与仿真后 仿 真 流片与芯片测试大 规 模 生 产 由上图版图设计属于后端设计部分。 所谓集成电路...

    集成电路设计流程:

    Created with Raphaël 2.1.2设 计 方 案定 义 结 构 功能设计与仿真电路设计与仿真版图设计与仿真后 仿 真 流片与芯片测试大 规 模 生 产

    由上图版图设计属于后端设计部分。

    集成电路版图设计就是指将电路设计电路图或电路描述语言映射到物理描述层面,从而可以将设计好的电路映射到晶圆上生产。
    版图是包含集成电路的器件类型,器件尺寸,器件之间的相对位置以及各个器件之间的连接关系等相关物理信息的图形,这些图形由位于不同绘图层上的图形构成。

    版图工程师的职责包括:芯片物理结构分析,逻辑分析,建立后端设计流程,版图布局布线,版图物理验证,联络代工厂提交生产数据。

    版图设计方法(从自动化程度划分):

    1.全自动版图设计:

    利用计算机辅助设计工具以及电路的门级网表自动生成版图的设计方法。

    全自动版图设计的步骤:

    ①准备阶段:详细了解版图库,一个完整的库包含电路仿真和综合以及版图设计使用的数据,版图设计的库主要包括:布局布线时需要使用的LEF文件TLF文件, 版图验证时需要用到的库中单元版图数据文件和版图验证命令文件。拿到电路设计人员的门级网表后,要首先检查一下网表文件的内容,是否出现各种错误;在进行自动布局布线时,需要进行时序分析和时序优化,操作前需要前端设计人员提供时序约束(Timing Constraint)文件(GCF文件)。
    ②数据输入:在自动布局布线开始阶段,首先将库文件,门级电路网表文件和时序约束文件读入自动布局布线的EDA工具中编译。
    ③布局规划:布局规划阶段根据门级网表确定芯片的形状(高度宽度之比),大小,放置输入输出单元,放置各个模块,布置电源线。
    在保证布线成功前提下尽可能缩小芯片面积。
    布置电源线时,通过简单估算芯片功耗,由功耗估算最大工作电流,再知道单位宽度金属允许流过的最大电流,就可以知道需要布的电源线的宽度,需要留一些余量。
    ④自动布局:根据电路功能,性能,以及几何要求等约束条件下,EDA工具自动将各单元放在芯片适当的位置上。建立时钟树系统是自动布局布线重要的一环。布局完成后还需要优化布局。
    ⑤布线:自动布局完成后,进行时钟树的布线和其他信号线的布线。布线是指在满足工艺规则和布线层数限制等约束条件下,根据电路逻辑关系将各个单元之间以及各单元和输入输出之间用金属连线连接起来,并尽可能保证芯片面积最小。
    ⑥时序分析以及布线后优化:时序分析正确说明布线成功,时序分析依据的条件就是时序约束条件,如果时序分析结果不满足要求需要对布线进一步优化。
    ⑦版图验证:主要包括DRC(设计规则检查)和ERC(电学规则检查)以及LVS(电路图和版图一致性检查)。
    ⑧数据输出:版图设计完成后,输出GDSⅡ文件,交付给生产厂家进行掩模版生产。

    2.半自动设计

    在计算机上利用符号进行版图输入,符号代表不同层版图信息,再通过自动转换程序将符号转换成版图。

    3.人工设计

    主要应用在模拟电路版图,版图单元库设计,全定制数字集成电路设计中。

    下面先了解一下CMOS制造流程:

    具体过程参见这里:CMOS工艺基本流程

    关于版图中的绘图层

    以CMOS工艺为例,主要分为N阱层,有源区层,多晶硅栅层,N选择层,P选择层,接触孔层,通孔层,金属层,文字标注层,焊盘层。

    可以参考这篇文章:CMOS集成电路的版图设计

    Note:
    (1)N选择层和P选择层
    MOS晶体管的有源区是通过将N型或P型杂质离子注入到选择层掩膜定义的衬底区域形成的,所以选择层定义的是覆盖有源区的区域。N选择层和有源区共同构成了扩散区(也称为N+)。
    (2)接触孔
    **有源区的接触孔用来连接第一层金属和N+或P+区域,有源区面积允许下,尽可能多打接触孔可以降低等效电阻;
    **多晶硅的接触孔用来连接第一层金属和多晶硅栅极;
    **通孔(Via)用于金属层之间连接,面积允许条件下尽可能多打通孔;
    **接触孔和通孔形状都是正方形;
    **接触孔只有一层,通孔有多层,第一层金属与第二层金属之间的通孔记为V1,以此类推。

    版图设计规则

    概念:用特定工艺制造电路时所使用的物理掩模版图需要遵循一套几何图形排列的规则,这就是版图设计规则。

    **分类:**Lambda版图设计规则 和 规整格式设计规则。

    Lambda版图设计规则:在一般版图设计工具中各网格最小单位以Lambda计,Lambda的大小一般是工艺最小尺度的一半,也就是说大部分的尺寸都按照Lambda的整数倍来计。

    规整格式设计规则:主要以微米为单位,也叫做自由格式,各尺寸之间没有必然的比例关系,可以提高每一尺寸的合理度,但也增加了设计难度。
    栅和有源区的重叠部分定义器件的尺寸,重叠之外的区域对尺寸没有影响。

    基本设计规则包括:
    线宽规则:版图中多边形的最小宽度,防止线宽太窄出现断路;
    最大(最小)尺寸限制:多边形的宽度或长度不能太大也不能太小,一般针对接触孔和通孔;
    间距规则:多边形之间的最小距离,避免两个多边形之间形成短路;
    包围规则:一层与另一层线条之间交叠并将其包围的最小尺寸,主要用于不同层之间需要进行连接,该规则可以保证有效的连接;
    交叠规则:两层之间交叠的最小尺寸;
    最小面积规则:满足以上基本要求的前提下,尽量保证版图面积最小。

    这里写图片描述

    器件的两个关键尺寸就是如图的栅极的长度L和宽度W。

    关键参数:
    最小宽度(minWidth):封闭几何图形内边之间的距离
    这里写图片描述
    最小间距(minSep):几何图形外边界之间的距离
    这里写图片描述
    最小交叠(minOverlap),分为两种:一几何图形内边界到另一图形外边界的距离(overlap);以几何图形内边界到另一图形内边界的距离(extension)。
    这里写图片描述

    版图验证:

    设计规则检查(DRC):根据上述设计规则进行检查;
    电学规则检查(ERC):天线规则检查,非法器件检查,节点开路,节点短路,孤立接触孔;
    版图寄生参数提取(LPE):从版图中提取到器件的参数,器件之间连接关系还有寄生电阻与电容,产生一个网表文件,从而可以恢复出电路图,和原电路图比较,查找错误。工具:Mentor公司的xCalibre
    电路图与版图一致性检查(LVS):通过EDA工具分别从电路图和版图中提取出网表文件,然后对两者进行比较,常用工具就是Mentor公司的Calibre LVS工具。

    CMOS晶体管的版图

    这里写图片描述

    有源区外是一层反向扩散区,对于N阱CMOS工艺,衬底是P型低掺杂,PMOS管做在N阱内,此时PMOS有源区外再加一层P Selector层。

    **NMOS俯视图

    这里写图片描述

    **PMOS俯视图

    这里写图片描述

    **多指结构MOS晶体管版图设计

    导电沟道宽度过大,会使栅极电阻较大,一般可以通过拆分将一个晶体管变成多个晶体管的形式,而且拆分后的晶体管栅极电阻大大减小,如果均分成n个小晶体管,n个晶体管并联后形成的晶体管栅极电阻将是之前一个晶体管的1/n2.
    这里写图片描述
    这里写图片描述
    对于上述拆分,观察版图可以知道,将偶数位的晶体管的源极和漏极调换(mos管源极和漏极是相同的),相邻晶体管的源漏可以共享,从而减少版图面积。
    拆分之后晶体管的尺寸主要由三个参数:w(拆分后小晶体管的宽度),晶体管长度L,拆分数目N决定。对于拆分成6个小晶体管的6指晶体管来说,w如果是0.48um,相当于大晶体管的W是2.88um。

    **串联晶体管的版图设计

    对晶体管之间的串联,相邻晶体管的源漏可以共享,而且如果电路图中没有与其他器件相邻的话,共享区域的接触孔也可以省略,从而减小版图面积。
    晶体管串联

    共享源漏极
    共享接触孔

    **并联晶体管的版图设计

    并联关系的晶体管分为两种:
    @两个管子只有一个端连在一起:
    这里写图片描述
    @两个管子两端都连在一起:
    这里写图片描述

    **器件布局对电路影响

    器件放置的位置和方向对电路性能有很大影响。
    对于两个要求相互匹配的器件一般要放在一起,以减少周围电路的环境对二者的差异影响;
    器件摆放方向的影响源自于工艺处理中的各向异性。器件晶体管的宽长比对电路性能影响较大,而晶体管的宽长比受影响于多晶硅栅的长和宽,多晶硅栅通过刻蚀得到,刻蚀一般是各向异性,器件摆放方向不同刻蚀后得到的多晶硅栅的长和宽会不同,导致不匹配。

    ** 器件本身设计对电路性能影响

    对要求匹配的器件,进行布局时一般把这些器件围绕一个中心进行放置,称为共心布局,如下图:
    这里写图片描述

    如果要求匹配的器件只有两个,可以采用四方交叉方法,就是将一个晶体管一分为二,再通过共心点的对角线放置,如下图:
    这里写图片描述

    也可以采用简单四方交叉,拆分后的晶体管按照A-B-B-A放置,如下图:
    这里写图片描述

    但是考虑到匹配问题,中间的两个晶体管与上下的两个晶体管所处的环境是不一样的,工艺处理带来的偏差也会不一样,A和B将会不匹配,此时,可以考虑在上下再各放置一个虚设器件,该器件对电路逻辑功能无影响,主要用于提高AB器件的匹配性。

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  • 集成电路运算放大器是一种高增益多级直接耦合电压放大器,采用集成工艺,将大量半导体三极管、电阻、电容等元器件及其连线制作在一块单晶硅芯片上。 它最初用于信号运算,故称为集成运算放大器,简称...
  • 4.2 门电路的基本原理

    2019-09-20 21:01:49
    现代计算机的CPU和其它很多功能部件都是基于晶体管的集成电路,想要了解计算机组成的基本原理,还是需要有一些集成电路的基本知识。就让我们从最简单的门电路的实现开始吧! 晶体管是构成现代集成电路的基本元件。...

    计算机组成

    4 算术逻辑单元

    4.2 门电路的基本原理

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    现代计算机的CPU和其它很多功能部件都是基于晶体管的集成电路,想要了解计算机组成的基本原理,还是需要有一些集成电路的基本知识。就让我们从最简单的门电路的实现开始吧!

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    晶体管是构成现代集成电路的基本元件。通常使用的是MOS晶体管,MOS是金属氧化物半导体的缩写。而MOS晶体管又主要有两种类型:

    一种我们称为N型MOS管,也简称为NMOS,上图就是NMOS的符号表示。它对外有三个连接:一个是源,一个漏,一个是门。那么只看这个符号是非常抽象的,我们还是来打个比方说明吧!MOS晶体管其工作原理其实很像这个水龙头,电路中的电流就好比水管中的水流,水流的来源也就是源,而水流出的地方就称为漏,控制水流的开关就是门。如果把门打开,水流就会从源流到漏,也就相当于晶体管导通,电流可以从源到漏。对于NMOS来说,其导通的条件是gate端连接了高电平,而当gate端连接低电平时这个晶体管是不导通的。

    与NMOS相对还有另一种类型叫做PMOS,它和NMOS的区别就在于当gate端连接低电平时这个晶体管导通,而连接高电平时这个晶体管不导通。这就好比我们有两种类型的水龙头,一种是把这个把手向上拉才会出水,另一种是将这个把手向下压才会出水。用这两种功能相对应的晶体管就构成了互补型的MOS集成电路,也简称为CMOS。那我们就来看一看如何用晶体管构建逻辑门。

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    最简单的一种逻辑就是取非。那么首先来看非门,左上是非门的逻辑符号:A是输入,Y是输出,中间用一个三角再加上一个小圆圈构成。

    左中是真值表列出了在各种输入情况下输出应该是怎么样的。

    非门的真值表非常的简单,当输入A为0的时候,输出Y为1;输A为1的时候,输出Y为0。如果要写成逻辑函数表达式,应该是在A上面加一条横线,但这个表示用纸笔比较容易些,而用键盘输入就比较困难一些。所以在编程时经常会用这两种表达式来替代:在A前面加波浪线或者加感叹号来表示取非的操作。

    右边这张图则显示了如何用晶体管来构成非门。我们可以发现非门非常简单,只需要用两个晶体管。

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    我们一起来看一看非门的工作过程。

    首先来看当输入A为0时如何让输出Y变为1。先来看最上面,这个电路上方连接的是电源,也就是高电平用1来表示。然后再来看下面,这个符号代表的地,也就是低电平,用0来表示。当A为0时,我们注意到A同时连接到了两个晶体管的gate端。上面这个注意这个空心圆符号,这是一个PMOS晶体管,当它的gate端等于0时,请想一想,它是否处于导通状态。对于PMOS来说,它的gate端为0时是导通的,所以电源这一端的这个1我们就可以认为它传导了过来,这个1会传给输出Y。但只有这一点是不够的,因为我们发现Y还连接下面这个晶体管,这个符号代表了一个NMOS,同样它的gate端也与A相连,连接的是0。那对于NMOS来说gate端连接的是零,它是什么样的状态呢?其实它是关闭的,所以我们可以认为连接的这个地的这个0是无法通过这个晶体管传导出来,所以现在Y这条线就由上面这个晶体管驱动,因此Y就输出为1了。这就是a为0时,通过非门,让Y变为了1。

    我们再来看另一种情况也就是A等于1时,Y等于零, 同样电源是1,地是0。A等于1时,上面这个PMOS的gate端是1,所以处于关闭状态。而下面这个NMOS的gate端为1时,它就处于导通状态,我们可以认为连接地的这个0通过这个晶体管传导了出来,因此这时Y的输出就是0。

    这两张图就说明了非门的工作过程。

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    我们再来看下一个非常常用的逻辑门也就是与门。与门是用 ‘ · ’ 这个符号来表示的,它的逻辑函数可以写成Y=A·B,其实这个点儿也是乘号的一种表示方式。我们来看它的真值表,所谓与操作就是两个输入端都为1时,输出才会为1,我们可以看第四行,在其它的情况下输出全为0。右边这个图是一个与非门实现原理,它有四个晶体管构成。我们要注意虽然我们需要的逻辑功能是与门,但是在实现中,与非门比与门的实现更为简单。所谓与非门,它的输出结果与与门正好相反,也就是两个输入均为1时输出为0,其它时候输出都为1。所以可以很简便的用一个与非门和非门相连就实现了与门的功能。

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    我们再来看一看与非门的工作过程。假设A等于1,B等于1,对于与非门来说,这时候的输出结果应该是0,我们来看这个工作过程是怎么样的。这时候A为1,我们首先来看B所连接的晶体管,上面这是一个PMOS,它的gate端为1,所以这个晶体管是关闭的,那好我们暂时可以不管它。我们再来看B连接的另一个晶体管,在最下面地这里,它的gate端是1,所以它是导通的,那么它就会把0传导出来,但这个0还需要经过一个晶体管才能传导到Y, 这个晶体管是由输入A来控制的,这也是一个NMOS晶体管,而我们发现现在输入A也是1,所以这个晶体管也是导通的,因此这个0被继续往外传输就传递到了Y。与此同时我们还要看到上面这个PMOS晶体管也是由A控制的,当gate端为1时,这个晶体管是关闭的, 因此信号Y与电源之间并联的两个晶体管都处于关闭状态,而与地之间串联的两个晶体管都处于导通状态。所以Y的值就是0。

    右边这个例子则说明了A等于1, B等于零时,与非门的输出应该是1。对于这个例子我就不详加描述了。简单的说就是下面两个串联的NMOS,有一个处于关闭状态,因此Y与地不连通,而上面两个并联的PMOS,有一个处于导通状态。所以Y与电源连通,因此Y的值就是1。

    这就是与非门的工作过程。将它的输出Y再连接一个非门就构成了与门。

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    然后我们来看或门, 我们用与加号相同的这个符号来表示或操作。右边是或门的真值表,它的规则也很简单,只有当两个输入都是0的时候,输出为0。只要有任何一个输入为1,或者两个输入都为1,输出都是1。

    或门也是有几个PMOS和NMOS构成的,在这里我们就不详细描述了。

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    最后来看一个逻辑门称为异或门,异或操作是指它的两个操作数的值如果不相同则结果为真,也就是1;如果两个操作数的值相同,则结果为假,也就是0。它其实可以用我们刚才学过的与或非的操作组合出来,A的非和B进行与,这个意思就是当A等于零时,A的非为1,而且B也等于1时,这第一个括号中的表达式就为1;而当A等于1,B等于0时,第二个括号中的表达式就会为1,中间进行或。也就是这两个表达式只要其中一个为1,结果就是1。而当A和B都等于0,或者A和B都等1时,这两个表达式的结果都是0,取或之后最终的结果也还是0。这就体现了异或运算的要求。

    左中图是异或运算的逻辑符号,主体与或门类似,只是在左边多了一条弧线。

    左下图是异或的逻辑函数表示,用一个圈内部带一个加号,当然这个符号很难直接用键盘输入,所以在编程时也会用^这个符号表示异或。

    右边是异或运算的真值表,当输入相同时,比如都等于零,或者都等于1,则输出为0,当输入不同时,也就是一个0一个1,这样的形式输出则为1。

    这就是异或运算。

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    现在我们已经学习了NMOS晶体管,PMOS晶体管,以及由它们构成的逻辑门,包括非门,与门。我们用与门则可以进一步去实现计算机当中所要求的各种与相关的操作。我们还实现了或门,用或门可以去实现各种或运算指令。以及更为复杂的异或门,可以实现更多的功能。

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    现在我们已经学习了最基础的门电路,别看它们简单实际上可以构造出非常复杂的功能。但是还有一个问题,这些电路是如何存储信息的呢?这就是我们下一节要讨论的问题。

    转载于:https://www.cnblogs.com/houhaibushihai/p/9240354.html

    展开全文
  • 近60年来,半导体技术在摩尔定律主导下大踏步向前演进,基本上每两年进化一个工艺节点,MOSFET沟道尺寸随之不断减小。由此带来了许多好处,最主要就就是成本降低和功耗降低。MOSFET密度增加导致成本降低;...

    第一节  近年来硅基半导体制造工艺的演进


    图1.  近年的半导体技术主要节点及关键技术革新

    如图1所示,近60年来,半导体技术在摩尔定律的主导下大踏步向前演进,基本上每两年进化一个工艺节点,MOSFET的沟道尺寸随之不断减小。由此带来了许多好处,最主要就的就是成本的降低和功耗的降低。MOSFET密度增加导致成本降低;沟道尺寸减小意味着阈值电压减小,从而使器件可以在更低的电压下工作,有效的降低动态功耗。
    但由于尺寸的缩小,栅极对沟道的控制能力在不断减弱,各种漏电效应不断增强,静态功耗越来越大,如果这些问题得不到解决,半导体技术将因为漏电严重而无法继续演进,可以说工艺演进中的技术革新主要就是为了解决尺寸缩小带来的漏电问题。最近的两次革新是引入了高K值金属栅极(HKMG)和全耗尽技术。


    图2. HKMG示意

    如图2所示,HKMG技术的引入有效的抑制了栅极漏电,这项技术最早由Intel在45nm引入,其它公司在28nm也基本都转向这一技术。在使用了HKMG技术之后,栅极漏电不再是静态漏电的主要问题,而亚阈值漏电被推到了主要矛盾的位置上。

    为了解决亚阈值漏电问题,最早在70年代业界就已经提出了基于全耗尽结构的MOSFET模型,包括FinFET和FD-SOI两种,这两种技术理论上都可以在源极和漏极之间形成全夹断。


    图3. 平面型晶体管和全耗尽型晶体管对比

    FinFET目前较为主流,最早由Intel在22nm时导入,TSMC和三星分别在20nm和14nm导入,格罗方德在14nm同样使用三星授权的FinFET技术。FD-SOI技术只有格罗方德正在开发22nm制程。

    图4. FinFET和FD-SOI

    可以预料的是,在使用了FinFET和FD-SOI后,如Intel 22/14nm、TSMC 20/16nm、三星14nm工艺中,相对于传统的28nm和40nm工艺,其动态功耗、静态功耗、短路功耗的占比将会发生变化。

    基于当前硅基的MOSFET半导体技术业界一般认为将在1~5nm终结。因为此时沟道的尺寸已经非常之小,仅相当于数个硅原子并列的尺度,此时微观量子效应已经变的不可忽略,基于经典电磁学建立的MOSFET模型将失效。简而言之就是MOSFET被完美的制造了出来,但是由于量子效应的存在,它的输出并不是确定的逻辑表达式输出,会有一定概率变成错误的输出,而这并不是器件损坏,无法通过任何工艺或制造的提升去优化和解决。另外还有更加悲观的观点认为在5nm~7nm时代就将因为工程学和商业化的限制半导体制程演进来到终点,不过这一观点并不具有足够的说服力,类似的论调在28nm时代就已经出现,但最终工程技术突破造就了20nm/16nm/14nm工艺的诞生。而相比较之下1~5nm的极限是受基本理论限制,是完全无法突破的屏障。


    第二节  集成电路产业的未来

    预计基于硅的半导体工艺演进将来未来十至二十年终结。但集成电路行业的发展不会就此结束,已经有数个可能的解决方案正在进行或即将展开。

    图5. 石墨烯是硅的有力继承者

    首先是基于材料的解决方案,使用新的材料(如锗或石墨烯)可以在同样的工艺尺寸极大提升集成电路的性能,同时不同的材料产生明显量子效应的尺寸也并不相同,这意味着新材料有可能把沟道尺寸再向前推进数步。IBM已经在实验室里使用石黑烯制成了主频达到100GHz级别的芯片,据传Intel将在下一代10nm和7nm工艺中加入锗材料以提升集成电路性。但这些方案只能在一定程度上延续传统半导体产业的生命,它们依然会碰到量子屏障。


    图6. 四种基本无源器件的关系

    其次是基于电路模型的突破,2007年惠普实验室发现了理论预测中在R\L\C之外的第四种无源器件:Memristor(忆阻器)。这为基本的R\L\C+MOSFET的电路模型增加了一个变量,使所有的电路设计可能性增加了一个数量级,极有可能为当前的集成电路产业带来革命性的变化。2015年8月Intel联合美光发布了新一代3D Xpoint存储技术,同时具有SDRAM的速度和Flash的掉电不易失特性,对当前的存储器产业造成的巨大的冲击,有证据表明采用的就是忆阻器作为基本单元。可以预见忆阻器对集成电路产业的影响正在到来,但这依然是基于传统的经典电磁力学理论,同样会在制造工艺上受量子效应影响。


    图7. D-wave的准量子计算芯片

    最终极的解决方案是基本物理模型的突破,相应的技术方案有光子计算机、生物计算机、量子计算机。其中量子计算机是当前电子计算机最“科幻”、最具希望、最被公众所期待同时也是最难以被理解的继任者。量子计算机利用了阻碍经典计算机赖以生存的集成电路产业发展的量子效应,它的原理非常晦涩难懂,但它确实是解决未来困境的最有希望的技术方案。而且目前每年都有重大的技术突破,世界主要的计算机实验室都已经做出了数个到数十个基本单元的量子计算机原型,甚至加拿大的D-wave公司的准量子计算机D-wave和D-wave2已经实现了商用。可以预见,量子计算机将带来一个完全不同的计算和集成电路时代。


    第三节  集成电路制造的一些基本概念和规律

    半导体的制造是一种工艺,一种实际的生产手段,因而它必然会存在随机的波动和偏差,就如同即使是同一个人去摊煎饼,摊出来的煎饼也有大有小一样。而这种制造工艺的波动必然遵循一切自然化的随机变化都遵循的正态分布!制造工艺一般称之为process。


    图8. 芯片的process分布

    如图8所示,芯片量产之后其整体特性满足正态分布,量越大统计结果越明显。而正态分布的基本规律是在±3δ之内的芯片占比约为99.8%,因而在工程上不去考虑超出±3δ的芯片的特性(直接认为其不会存在或是不良芯片)。狭意上对于芯片的process刚好位于均值μ位置的芯片称之为TT芯片,而广意上对于μ附近的芯片都认为是TT芯片(没有明确定义上的边界)。对于向负的process方向偏移的芯片称之为SS(slow-slow)芯片,位于-1δ、-2δ、-3δ位置的芯片分别为1SS、2SS、3SS芯片,同样对于向正的process方向偏移的芯片称之为FF(fast-fast)芯片,位于+1δ、+2δ、+3δ位置的芯片分别为1FF、2FF、3FF芯片。实际上我们还会见到SF和FS芯片,这种芯片表示其内部PMOS和NMOS的process偏移方向不同,但是这种芯片实际上很少,在大部分的分析当中不予考虑(注意:在某些speed相关评价中反而要着重分析这种芯片,否则可以造成严重后果。)。


    图9. 芯片process分布多批次的叠加

    另外需要注意的是芯片的整体分布特性需要在量非常大的时候才能体现出来。这里介绍三个概念:lot、wafer、die. Lot是指单晶硅生长形成的圆柱,wafer是指晶柱切割后的晶圆,die即是在晶圆上批量制造的一个个芯片电路单元。对于一个wafer或一个lot的芯片来说,它的process一致性偏差同样呈正态分布,但这个正态分布特性远比大批量生产后的统计结果要收敛,最终的正态分布特性是由无数个lot(或wafer)的统计结果叠加呈现的,体现的是代工厂的工艺控制能力,如图9。从以上概念可以轻易的理解:同一片wafer上的die之间的一致性最好,同一lot的一致性其次,不同lot间的一致性最差。


    图10. Process波动对芯片主要特性的影响(28nm/40nm)

    Process对于标准值(均值μ)的偏差的直接后果是MOSFET的各项参数发生变化,如掺杂浓度,栅极厚度等等,这些变化直接导致MOSFET的阈值电压(决定芯片速度)和漏电特性(决定静态功耗)发生变化。而MOSFET本身尺寸的变化量极小,由于MOSFET的寄生电容主要受其尺寸影响,因而动态功耗的变化也很小。最终我们看到的现像是芯片的speed呈现正态分布,芯片的leakage的对数特性呈正态分布,芯片的动态功耗波动很小,如图10。


    图11. 某芯片的speed-leakage关系统计曲线

    如图11,对于FF芯片来说,其speed更快,但leakage也急剧增大;对于SS芯片来说,其speed更慢,但是leakage也更小。对于FF方向的芯片来说,由指数函数的特性可知, leakage的增加速度会越来越快,因而我们会看到1FF~2FF芯片的leakage变化会远大于3SS~1FF的变化,因而这个范围内的芯片虽然有更优的速度表现,但是其功耗上的劣势相对更加明显。


    图12. 三种MOSFET的速度与leakage对比

    一般来说,代工厂会提供MOSFET三种基本的模型:LVT(低阈值晶体管)、SVT(普通阈值晶体管)、HVT(高阈值晶体管),其中LVT速度最快漏电最大、SVT速度和漏电均中等、HVT速度最慢漏电最小,其基本设计原理和process的偏差造成的speed和leakage变化一样。这样设计者可以根据不同的需求选用不同的模型,从而在功耗和速度之间取到平衡。但需要注意的一般规律是当LVT使用较多时芯片整体的leakage必然会较大!


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    模拟集成电路的设计与数字集成电路的设计不同,数字集成电路倾向于使用现有集成电路的器件、模型来实现一些高级的功能,而模拟集成电路一方面要将半导体器件看作一个黑箱,实现封装设计,另一方面还要深入理解器件的微观原理,知晓半导体材料的参杂、电导电容特性等基本概念,实现单元设计。有关于器件物理的知识可以参考台湾施敏编著的《半导体器件物理》以及国内刘恩科等编著的《半导体物理》,在此不做详述。

    模拟集成电路的应用主要体现在目前数字集成电路设计无法实现的一些方面,如数模转换、电源处理、信号放大等方面。现代模拟集成电路的设计中,以对MOSFET的参数、结构设计为主,并会辅以晶体管、电容、电感等基本元器件。以下简单介绍MOS器件的物理基础,主要参考了美国毕查德拉扎维编著的《模拟CMOS集成电路设计》

    MOSFET的基本结构

    以NMOS为例介绍MOSFET的基本结构,如下图所示,器件以p型硅为衬底,并扩散形成两个重参杂n+的区域,分别为源端(Source)和漏端(Drawn),应当注意的是,对于单个器件,源端和漏端是人为定义的,两者是对称可交换的对于NMOS器件,源端一般接在电路的最低电位(接地),但对与PMOS源端一般接在最高电位(Vdd)。源漏之间的存在导电沟道,其理论长度为LdrawnL_{drawn},但是由于在形成过程中国的非理想因素的影响,导电沟道的长度会有一定程度的减小,也即LeffL_{eff},两者之间的距离差为由于电子(空穴)热运动引起的迁移长度LDL_D。在沟道上方先生长一层绝缘的二氧化硅,然后再生长已成多晶硅作为栅极,与源漏方向垂直的珊的尺寸叫栅宽W。可以知道,栅极与器件的其他部分是绝缘的,但是栅极却在MOS导电方面起着极其重要的作用:通过在栅极施加电压影响沟道的空穴(电子)的迁移进而影响器件的导电性能。由此可见,在一定程度上来讲,MOSFET是压控器件,这在后面也会提到。应当注意的是,MOSFET是一个四端器件,但是通常情况下为了避免二级效应带来的影响,会将器件的源端和漏端相连,作为一个三端器件使用。

    MOSFET的I/V特性

    上图显示了在(VGSVTHV_{GS}-V_{TH})一定时漏源之间的电流随着漏源之间的电压变化的趋势,从图中可以看出,MOSFET的I/V特性曲线被划分到两个区域,即左上方的逐渐增加区域(三极管区)以及右下方的稳定区域(饱和区),其分别可以用两个公式来描述:

    • VDSVGSVTHV_{DS}<(V_{GS}-V_{TH})时:

    IDμnCoxWL(VGSVTH)DS1/2VDS2I_D=\frac {μ_n C_{ox} W} {L}[(V_{GS}-V_{TH}) V_{DS}-1/2 V_{DS}^2]

    • VDS>=VGSVTHV_{DS}>=(V_{GS}-V_{TH})时:

    ID=μnCoxWL(VGSVTH)2 I_D=\frac {μ_n C_{ox} W} {L}[(V_{GS}-V_{TH}) ^2]
    上述μnμ_n为电子迁移率,COXC_{OX}为栅氧化层的电容,W为栅宽,L为栅长,VGSV_{GS}为栅源之间的电压,VDSV_{DS}为漏源之间的电压,VTHV_{TH}为MOS结构的阈值电压

    VTH0=ΦMS+2ΦF+QdepCoxV_{TH0}= \frac {Φ_{MS}+2Φ_F+Q_{dep}}{C_{ox} }
    ΦF=kTqln(Nsubni)Φ_F=\frac {kT}q ln⁡(\frac{N_{sub}}{n_i})
    Qdep=(4qεsiΦFNsub)Q_{dep}=\sqrt {(4qε_{si}|Φ_F |N_{sub})}
    Cox=(ε0εSiO2)toxC_{ox}=\frac {(ε_0 ε_{SiO_2 })}{t_{ox}}

    ΦMSΦ_{MS}为多晶硅栅和硅衬底功函数之间的压差,NsubN_{sub}是衬底的参杂浓度,QdepQ_{dep}是耗尽区电荷,toxt_{ox}为氧化层厚度,ε表示对应的介电常数,

    进一步的,当VDS<VGSVTHV_{DS} <<(V_{GS}-V_{TH})时:
    IDμnCoxWLVGSVTHVDSI_D=μ_n C_{ox} \frac {W} {L}(V_{GS}-V_{TH} )V_{DS}

    此时可以将MOSFET看作是一个电阻,并称MOSFET工作在深三极管区
    Ron=1μnCoxWLVGSVTH)R_{on}=\frac {1}{μ_n C_{ox} \frac {W} {L}(V_{GS}-V_{TH} )}
    注:对于PMOS器件,只需将上述公式中的μnμ_n 改为upu_p并添加负号即可。

    考虑到由于器件工作在饱和区时,IDI_D保持不变,因此定义一个电导来描述它
    gm=IDVGSVDS,const=μnCoxWL(VGSVTH)g_m=\frac {∂I_D}{∂V_{GS}}|_{V_{DS},const}=μ_n C_{ox} \frac {W} {L}(V_{GS}-V_{TH})
    该电导被称之为跨导,他表征了栅源电压转换为漏电流的能力。
    在下一篇文章里将会介绍MOSFET的二级效应以及其小信号等效戳这可以联系我。

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