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  • 设备都有一地址map DMA帮助CPU搬移数据,发完从INT给CPU发送中断 记录状态到States状态里,CPU读和控制。右边地址是DMA地址存放 第0步:读DMA的状态 如果是ready就进行下一步..

    一、总线概述

    • ARM占的市场大,IP都会兼容AMBA的interface
    • 缺点:数据传输速率有瓶颈。
    •  

    • 2级流水线:地址周期、数据周期

    • 功耗大部分来自clk的翻转

    • AHB由四部分组成:master、slave、arbiter、decoder
    • 每个设备都有一个地址的map

     

    • DMA帮助CPU搬移数据,发完从INT给CPU发送中断
    • 记录状态到States状态里,CPU读和控制。右边的地址是DMA的地址存放


    第0步:读DMA的状态

    • 如果是ready就进行下一步,如果是busy就不断read status

    第1步:CPU设置搬移数据的相关值

    第2步:启动DMA

    • 将source address和destination adress、size赋值,用write写值。
    • 初始化完毕启动DMA

    第3步:DMA从memory1读数据,将读到的数据写到memory2中

    第4步:DMA向CPU发送中断请求

    第5步:CPU检查DMA的status状态

    写驱动的本质就是配寄存器。

    二、AHB总线

    典型AHB系统与AHB总线互联

    slave中hsel被激活,这个slave就被选中了。

    • 1)发起一个请求给仲裁器,仲裁器同意后就可以驱动地址和控制信号
    • 2 )abiter允许某个主设备控制总线
    • 3)选中一个slave从设备,拉高HREADY信号,完成总线传输。

    • 32位的地址是4G,我们只用一点点。
    • 选中default地址后,返回ok,不停写不停丢掉。

    AHB传输有两个阶段:地址周期和数据周期,但一共有几个cycle由slave发出的HREADY信号决定。

    • master发送地址A和控制信号(读或写)
    • HREADY为高,master可以采样sample到数据。

    • slave的HREADY信号为低,等待两个周期

    • 流水线传输,先是地址后是数据
    • 除了第一次传数据时间长,此外约等于一拍传一个数。

    提高效率,降低等待的可能性,采用Burst传输

    前面是发一个地址,再发一个数据。DMA搬运数据,采用burst,一次发送128bit数。

    Burst类型 8种:single线性、incr、incr增量猝发4/8/16k、打包猝发4/8/16k

    • single transfer   前面提到的一个地址一个数
    • INCR 线性增加 +4/8/12
    • 或者定死,4拍、8拍、16拍

    slave发了burst传输,master提前知道要准备多少数据,降低等待的时间。

    第一拍:永远是NONSEQ

    Flash写周期很慢,用软硬件结合方式,软件与硬件握手,查询是否写完。

     

    AHB仲裁信号

    第0位:操作数,操作码  CPU发

     

     

    面试题:画出AHB设备接口图。ahb master的信号列表

    •  同步:clk、reset
    • 申请总线:HBUSREQx、HLOCKx
    • grant总线:HGRANTx
    • 发送控制信号:HTRANS、HADDR、HWRITE、HSIZE、HBURST、HPROT;如果是写,就发送写操作HWDATA
    • 根据slave反馈的信号:HREADY、HRESP,来判断控制信号给出,持续给、等待、接受数据。
    • HRDATA 从bus接受到的数值

    AHB从设备接口

    • clk、reset
    • select:如果被选中,HSELx
    • address和control:处理address、write、htrans、size、burst这些信号
    • 如果控制信号是写数据:HWDATA;如果是发出数据:HRDATA 赋值
    • 最后,给出相应的HREADY和HRESP的信号

    https://blog.csdn.net/ivy_reny/article/details/78144785

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  • AMBA、AHB、APB总线简介

    2010-08-05 20:57:00
    控制逻辑简单,只有四个控制信号。APB上传输可以用如图2所示的状态图来说明。 1)系统初始化为IDLE状态,此时没有传输操作,也没有选中任何从模块。 2)当有传输要进行时,PSELx=1,PENABLE=0,系统进入SETUP状态...

    AMBA、AHB、APB总线简介 作者 adamzhao 日期 2006-11-16 19:33:00

    AMBA简介

    随着深亚微米工艺技术日益成熟,集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法,发展到基于IP复用的设计方法,并在SOC设计中得到了广泛应用。在基于IP复用的SoC设计中,片上总线设计是最关键的问题。为此,业界出现了很多片上总线标准。其中,由ARM公司推出的AMBA片上总线受到了广大IP开发商和SoC系统集成者的青睐,已成为一种流行的工业标准片上结构。AMBA规范主要包括了AHB(Advanced High performance Bus)系统总线和APB(Advanced Peripheral Bus)外围总线。 EDA中国门户网站 @ g9VaZ2Yd;@M
    EDA中国门户网站9X1nH)C A Y7}
           AMBA片上总线
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    EDA中国门户网站+VX U'b4E7H B-q4`
           AMBA 2.0规范包括四个部分:AHB、ASB、APB和Test Methodology。AHB的相互连接采用了传统的带有主模块和从模块的共享总线,接口与互连功能分离,这对芯片上模块之间的互连具有重要意义。 AMBA已不仅是一种总线,更是一种带有接口模块的互连体系。下面将简要介绍比较重要的AHB和APB总线。
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    基于AMBA的片上系统
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           一个典型的基于AMBA总线的系统框图如图3所示。
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           大多数挂在总线上的模块(包括处理器)只是单一属性的功能模块:主模块或者从模块。主模块是向从模块发出读写操作的模块,如CPU,DSP等;从模块是接受命令并做出反应的模块,如片上的RAM,AHB/APB 桥等。另外,还有一些模块同时具有两种属性,例如直接存储器存取(DMA)在被编程时是从模块,但在系统读传输数据时必须是主模块。如果总线上存在多个主模块,就需要仲裁器来决定如何控制各种主模块对总线的访问。虽然仲裁规范是AMBA总线规范中的一部分,但具体使用的算法由RTL 设计工程师决定,其中两个最常用的算法是固定优先级算法和循环制算法。AHB总线上最多可以有16个主模块和任意多个从模块,如果主模块数目大于16,则需再加一层结构(具体参阅ARM公司推出的Multi-layer AHB规范)。APB 桥既是APB总线上唯一的主模块,也是AHB系统总线上的从模块。其主要功能是锁存来自AHB系统总线的地址、数据和控制信号,并提供二级译码以产生 APB外围设备的选择信号,从而实现AHB协议到APB协议的转换。

    =================================================================

    =================================================================

    AHB简介
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           AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接,作为SoC的片上系统总线,它包括以下一些特性:单个时钟边沿操作;非三态的实现方式;支持突发传输;支持分段传输;支持多个主控制器;可配置32位~128位总线宽度;支持字节、半字节和字的传输。AHB 系统由主模块、从模块和基础结构(Infrastructure)3部分组成,整个AHB总线上的传输都由主模块发出,由从模块负责回应。基础结构则由仲裁器(arbiter)、主模块到从模块的多路器、从模块到主模块的多路器、译码器(decoder)、虚拟从模块(dummy Slave)、虚拟主模块(dummy Master)所组成。其互连结构如图1所示。 EDA中国门户网站l9M%KW6D bA,u9@n

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    =================================================================

    =================================================================

    APB简介
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           APB主要用于低带宽的周边外设之间的连接,例如UART、1284等,它的总线架构不像AHB支持多个主模块,在APB里面唯一的主模块就是APB 桥。其特性包括:两个时钟周期传输;无需等待周期和回应信号;控制逻辑简单,只有四个控制信号。APB上的传输可以用如图2所示的状态图来说明。EDA中国门户网站c [-{Y;??.O ]

           1)系统初始化为IDLE状态,此时没有传输操作,也没有选中任何从模块。
    *UF s;H+Ms8@f{+d;EGuestEDA中国门户网站R5L,P}.@7dX$}?5f
           2)当有传输要进行时,PSELx=1,PENABLE=0,系统进入SETUP状态,并只会在SETUP 状态停留一个周期。当PCLK的下一个上升沿时到来时,系统进入ENABLE 状态。EDA中国门户网站:wnS0h"L3O0` z

    B7Q sCxGuest       3)系统进入ENABLE状态时,维持之前在SETUP 状态的PADDR、PSEL、PWRITE不变,并将PENABLE置为1。传输也只会在ENABLE状态维持一个周期,在经过SETUP与ENABLE 状态之后就已完成。之后如果没有传输要进行,就进入IDLE状态等待;如果有连续的传输,则进入SETUP状态。
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  • C语言赋值++是否为原子操作

    千次阅读 2013-11-03 22:14:50
    相关概念: ...如8086微处理器基本总线周期四个时钟周期T1~T4组成,80486微处理器基本总线周期由T1和T2两个时钟周期组成。当外设速度较慢时,可插入等待周期Tw。 3.指令周期:CPU执行一条指令
    相关概念:
    时钟周期、总线周期和指令周期
    1.时钟周期:微处理器执行指令的最小时间单位,又称T状态。它通常与微机的主频有关。
    2.总线周期:CPU对存储器或I/O端口完成一次读/写操作所需的时间。如8086微处理器的基本总线周期由四个时钟周期T1~T4组成,80486微处理器的基本总线周期由T1和T2两个时钟周期组成。当外设速度较慢时,可插入等待周期Tw。
    3.指令周期:CPU执行一条指令所需要的时间。指令周期由若干个总线周期组成,不同指令执行的时间不同。同一功能的指令,在寻址方式不同时,所需要的时间也不同。

    总线操作周期:微机系统各部件之间的信息交换是通过总线操作周期完成的,一个总线周期通常分为以下四个阶段。
    1.总线请求和仲裁阶段:当有多个模块提出总线请求时,必须由仲裁机构仲裁,确定将总线的使用权分配给哪个模块。
    2.寻址阶段:取得总线使用权的模块,经总线发出本次要访问的存储器或I/O端口的地址和有关命令。
    3.传送数据阶段:主模块(指取得总线控制权的模块)与其他模块之间进行数据的传送。
    4.结束阶段:主模块将有关信息从总线上撤除,主模块交出对总线的控制权。

    CPU最小的执行单元是指令,一个指令周期可能包括多个总线周期。
    我们可以得到:
    1. 在单处理器下,一个操作只包括一个cpu指令可以保证是原子操作。如果一个操作包含多个cpu指令不是原子操作。
    2. 在多处理器下,由于一个cpu指令周期可能包含多个总线周期,就有可能出现其他处理器在一个指令执行期间访问了其相关的状态。因此,多处理器下,指令执行期间还必须锁总线,才能保证CPU指令的原子性


    我们看下C语言的赋值和++操作

    代码main.c:

    1. #include <stdio.h>  
    2.   
    3. void fun1()  
    4. {  
    5.         volatile int m;  
    6.         volatile int n;  
    7.         m = 99;  
    8.         n = m;  
    9. }  
    10.   
    11. void fun2()  
    12. {  
    13.         volatile int n = 10;  
    14.         n++;  
    15. }  
    16.   
    17. int main(int argc, char** argv)  
    18. {  
    19.         fun();  
    20.   
    21.         return 0;  
    22. }  
    汇编:
    gcc -S main.c
    查看fun1相关的指令:
    1. pushq   %rbp  
    2.       movq    %rsp, %rbp  
    3.       movl    $99, -4(%rbp)  
    4.       movl    -4(%rbp), %eax  
    5.       movl    %eax, -8(%rbp)  
    6.       leave  
    fun2相关指令:
    1. pushq   %rbp  
    2. movq    %rsp, %rbp  
    3. movl    $10, -4(%rbp)  
    4. leaq    -4(%rbp), %rax  
    5. incl    (%rax)  
    6. movl    %eax, -4(%rbp)  
    7. leave  

    可以看到,n = m为两条指令:
            movl    -4(%rbp), %eax
            movl    %eax, -8(%rbp)

    n++三条指令:
             leaq    -4(%rbp), %rax
             incl    (%rax)  
             movl    %eax, -4(%rbp)
    都是多条指令,所以,不是原子操作。

    总结:

    原子操作和硬件实现、编译器实现都紧密相关,因此,单纯的在高级语言的层次讨论原子操作,没有太大的意义。

    但是在操作系统中还是会介绍有这个概念的讲解,到时候留心分析

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  • 一、 8086的总线周期概念:一个基本的总线周期由4个时钟周期组成,时钟周期是CPU基本时间计量单位,他由计算机主频决定,时钟周期等于主频倒数,习惯上将4个时钟周期分别称为4个状态,即T1、T2、T3、(Tw等待状态...

    一、 8086的总线周期概念:一个基本的总线周期由4个时钟周期组成,时钟周期是CPU的基本时间计量单位,他由计算机主频决定,时钟周期等于主频的倒数,习惯上将4个时钟周期分别称为4个状态,即T1、T2、T3、(Tw等待状态)、T4状态

    1.在T1状态,CPU发出20位物理地址。

    2.在T2状态,总线的最高四位A19~A16用来输出本总线周期状态信息,低16位浮置成高阻状态,为传输数据做准备。

    3.在T3状态,当CPU需要等待时,可以插入1个或多个等待状态Tw。READY信号线发出准备好信号,为1时状态为T4,为0时状态为Tw。

    4.在T4状态,总线周期结束。

    在两个总线周期之间执行空闲周期。

    二、8086的引脚信号和工作模式

    1.最小模式:系统中只有8086一个微处理器。

    最大模式:包含两个或多个微处理器,其中一个主处理器是8086,和两个协处理器,分别是,数值运算协处理器8087,输入/输出协处理器8089。

    8086工作在最大模式还是最小模式由硬件连线决定。

    2.8086的引脚信号和功能

    ​ 注 1.8086的数据线和地址线是复用的

    ​ 2.8086有16根数据线(8088有8根数据线)

    1.GND地-负极,Vcc电源-正极,

    ​ 8086用单一的+5V电压。

    **2.**地址/数据复用AD0~AD15

    ​ 在T1状态,AD0引脚传送的地址信号必定为低电平,在其他状态,则用来传送数据。

    ​ AD0–低8位–偶地址

    3.BHE/S7高8位数据总线允许/状态复用引脚

    ​ AD15~AD8上的高8位数据有效

    ​ 头上有横线指低电平有效,没有指高电平有效。

    4.NMI非屏蔽中断引脚,输入

    ​ 非屏蔽中断不受中断允许标志IF的影响,也不能用软件进行屏蔽,只执行对应中断类型为2的非屏蔽中断处理程序。

    5.INTR可屏蔽中断请求信号,输入

    ​ 高电平有效。CPU在每条指令执行到最后一个时钟周期时会对INTR引脚信号进行采样。若IF=1,CPU则会响应中断,并且有收到INTR信号,则CPU停止当前的操作,响应中断请求,执行一个中断处理子程序。

    6.RD读信号,输出;WR写信号,输出

    ​ 低电平有效

    7.M/IO存储器/输入输出控制信号,输出

    ​ 如为高电平,表示CPU和存储器之间进行数据传输;如为低电平,表示CPU和I/O接口进行数据传输。

    8.最大最小工作模式选择端MN/MX:高电平为最小工作模式,低电平为最大工作模式;

    9.准备就绪信号READY:高电平有效;

    10.CLK时钟

    ​ 1/3周期为高电平,2/3周期为低电平

    11.RESET复位信号

    最小模式

    1.ALE地址锁存允许信号

    ​ 在T1状态,高电平有效

    2.DT/R数据收发信号

    ​ DT/R–高电平–数据发送–WR–写

    ​ DT/R–低电平–数据接收–RD–读

    ​ BHE+A19A16)+AD15AD0 )=21位地址信息–>3片地址锁存器8282

    ALE、DEN、DT/R从CPU直接送出

    最大模式

    状态信号S2,S1,S0打包以上信号发送给总线控制器8288

    8086的操作和时序

    复位:8086要求RESET信号起码维持4个时钟周期的高电平,CS置1其他清零

    总线读/写操作时序

    在8086CPU中,一个最基本的总线周期由4个时钟周期组成,即T1,T2,T3,T4一共4个状态,当CPU需要等待时,可以插入1个或多个等待状态Tw。

    最小工作模式下的读时序

    图片

    最小工作模式下的写时序

    图片

    总线写操作时序与读操作时序基本相似,但是存在几个不同点:

    (1)CPU不是输出RD信号,而是输出WR信号;

    (2)DT/R整个总线周期都是高电平,表示总线周期为写周期,在接有数据总线收发器的系统中,用来控制数据传输方向;

    (3)AD15~AD0在T2到T4状态输出数据,输出地址与输出数据为同一方向,无需像读周期那样要高阻态做缓冲,所以T2状态无高阻态。

    部分图文源自网络

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空空如也

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总线周期的四个状态