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  • 总线通信的四种方式

    千次阅读 2020-11-27 20:19:53
    文章目录1、 同步通信2、异步通信3、半同步通信4、分离式通信 1、 同步通信 由统一时标控制数据传送 (1)同步式数据输入 ...以上三种通信的共同点: (1)主模块发地址、命令 占用总线 (2)从模块准备数据

    1、 同步通信

    由统一时标控制数据传送
    (1)同步式数据输入
    在这里插入图片描述

    (2)同步式数据输出
    在这里插入图片描述

    2、异步通信

    采用应答方式,没有公共时钟标准
    在这里插入图片描述

    3、半同步通信

    同步、异步结合

    同步:
    发送方用系统时钟前沿发信号
    接收方用系统时钟后沿判断、识别

    异步:

    允许不同速度的模块和谐工作      ____
    增加一条“等待”响应信号.        WAIT
    

    在这里插入图片描述

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    以上三种通信的共同点:
    (1)主模块发地址、命令 占用总线
    (2)从模块准备数据 不占用总线 总线空闲
    (3)从模块向主模块发数据 占用总线

    4、分离式通信

    充分挖掘系统总线每个瞬间的潜力

    一个总线传输周期

    子周期1 :主模块申请占用总线,使用完后即放弃总线的使用权。
    子周期2:从模块申请占用总线,将各种信息送至总线上。

    分离式通信特点:
    1、各模块有权申请占用总线
    2、采用同步方式通信,不等对方回答
    3、各模块准备数据时,不占用总线
    4、总线被占用时,无空闲

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  • 一、总线的通信方式四种的区别 同步通信:发送时钟信号来同步数据传送 异步通信:没有时钟信号,采用握手信号来同步 半同步通信:同步,异步相结合,插入等待周期 分离式通信:传送周期划分为功能独立子周期。 二...

    一、总线的通信方式四种的区别

    同步通信:发送时钟信号来同步数据传送
    异步通信:没有时钟信号,采用握手信号来同步
    半同步通信:同步,异步相结合,插入等待周期
    分离式通信:传送周期划分为功能独立的子周期。

    二、总线的通信方式三种的共同点(同步通信,异步通信,半同步通信)

    对于一个总线周期,以读为例。
    主模块发出命令需要占用总线
    从模块准备数据不需要占用总线
    从模块发出数据占用总线

    三、同步通信方式下读操作过程

    同步方式下读操作过程
    在同步方式下,读操作过程:
    在第一个时钟周期的上升沿,CPU发出地址。在到第二个时钟周期的上升沿,CPU发出读命令。在到第三个时钟周期的上升沿,内存会内部寻址,把存储单元中的数据送往数据总线。CPU对内存的工作速度心知肚明,就等,经过一个时钟周期,CPU就在数据总线上采样,取走数据,内存要在数据总线撤销数据信号,CPU要在控制总线撤销读信号。要确保数据在传送过程无误,地址信息要在地址总线多保持一个周期,最终才会在地址总线上撤销地址信息,这样就经过一个完整的第四个时钟周期。

    四、同步通信方式下写操作过程

    同步方式下写操作过程
    在同步方式下,写操作过程:
    在T1的上升沿,CPU发出地址信息,在到T1的下降沿,CPU发送数据到数据总线,再到T2的上升沿,CPU发出写命令信号,这时内存就知道CPU要将一个数据写入内存,于是就从地址总线取走要写入的地址信息,从数据总线取走数据,将数据写到指定的存储单元中。这个过程持续了相当长的过程,经历T2,T3这两个时钟周期,写完后,CPU撤销数据总线的数据信息,及控制总线的写信号。为了确保数据能完整写入内存,地址信息要在地址总线多保持一个时钟周期。最终撤销在地址总线的地址信息。

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  • 总线通信控制

    千次阅读 2018-10-09 17:22:33
    1、目的 解决主设备和从设备的协调配合问题 2、总线传输周期: 指主设备和从设备之间完成完整地可靠的通信所需要的时长 ...3、总线通信的四种方式: (1)同步数据输入/出(有定宽定距的时长) (2)异步数...

    1、目的

    解决主设备和从设备的协调配合问题

    2、总线传输周期:

    指主设备和从设备之间完成完整地可靠的通信所需要的时长

     

    1. 申请分配阶段:主模块申请占用总线的请求,总线运用判优控制仲裁决定
    2. 寻址阶段:主模块向从模块给出地址和命令
    3. 传数阶段:主模块和从模块交换数据
    4. 结束阶段:主模块撤销有关消息

     

    3、总线通信的四种方式:

    • (1)同步数据输入/出(有定宽定距的时长)
    • (2)异步数据输入/出

    不互锁:

    主设备发出请求信号,从设备发出应答信号,经过一定的延时,主设备不管有没有收到从设备的应答信号都会撤销请求信号,从设备也如此,不管主设备有没有收到应答信号,经过一定的延时以后,会自动撤销应答信号。

     

    半互锁:

    主设备发出请求信号以后,从设备接受到请求信号,发出应答信号,主设备唯有接受到从设备发出的应答信号后才会撤销请求信号,但是从设备不管主设备有没有接受到应答信号,经过一定的延时,都会撤销应答信号,这就可能造成主设备一直没有接受到应答信号导致主设备发出的请求信号一直处于高电平状态

     

    全互锁:

    全互锁解决了半互锁存在的问题,当主设备向从设备发出请求信号以后,从设备接收到请求信号之后将发出应答信号直到主设备接收到来自从设备的应答信号才撤销请求信号,主设备撤销请求应答信号之后,从设备才会撤销应答信号,这就避免了可能导致主设备发出的请求信号一直处于高电平的状态。

     

    三种方式可以类比为微信的撤回功能。

     

    • (3)半同步通信方式(结合同、异步通信)

    这样就允许了不同速度的主从设备之间进行信息交换。

    • 同步

    发送方用系统时钟前延发信号

    接收方用系统时钟后延判断、识别

    • 异步

    允许不同模块和谐工作

    增加一条等待信号

     

    过程模拟:

    • T1:主模块发地址
    • T2:主模块发命令
    • Tw:等待从设备准备数据
    • Tw:等待从设备准备数据
    • ...
    • T3:从模块发数据
    • T4:从模块撤销数据,主模块撤销命令

    上述通信方式的共同点:

    1. 都是主模块发地址、命令 (占用总线)
    2. 从模块准备数据 (不占用总线)
    3. 从模块向主模块传输数据 (占用总线)

     

    我们了解到总线的运行一直处于一个瓶颈,总线很忙,但我们发现上述的通信方式,总线在特定的时间段内是空闲着的,这就造成了一张浪费,为了充分利用这段时间,我们将周期分为两个周期:

    • 子周期1:主模块发地址、命令 (占用总线)
    • 子周期2:从模块向总线传数据 (占用总线)

    这就是我们说的 分离式通信

    它的特点有:

    1. 各模块有权申请占用总线
    2. 采用同步方式通信,不等对方回答(通过等宽等距的方式)
    3. 各模块准备数据、不占用总线
    4. 总线为空闲时段

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  • SPI总线是Motorola公司推出三线同步接口,同步串行3线方式进行通信:一条时钟线SCK,一条数据输入线MOSI,一条数据输出线MISO;用于 CPU与各种外围器件进行全双工、...SPI总线四种工作方式(SP0, SP1, SP2, SP3)...

    SPI总线是Motorola公司推出的三线同步接口,同步串行3线方式进行通信:一条时钟线SCK,一条数据输入线MOSI,一条数据输出线MISO;用于 CPU与各种外围器件进行全双工、同步串行通讯。SPI主要特点有:可以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志;写冲突保护;总线竞争保护等。

    SPI总线有四种工作方式(SP0, SP1, SP2, SP3),其中使用的最为广泛的是SPI0和SPI3方式。SPI模块为了和外设进行数据交换,根据外设工作要求,其输出串行同步时钟极性和相位可以进行配置,时钟极性(CPOL)对传输协议没有重大的影响。如果CPOL=0,串行同步时钟的空闲状态为低电平;如果CPOL=1,串行同步时钟的空闲状态为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之一进行数据传输。如果 CPHA=0,在串行同步时钟的第一个跳变沿(上升或下降)数据被采样;如果CPHA=1,在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。SPI主模块和与之通信的外设音时钟相位和极性应该一致。SPI时序详解---SPI接口在模式0下输出第一位数据的时刻SPI接口有四种不同的数据传输时序,取决于CPOL和CPHL这两位的组合。图1中表现了这四种时序,时序与CPOL、CPHL的关系也可以从图中看出。

    图1

    CPOL是用来决定SCK时钟信号空闲时的电平,CPOL=0,空闲电平为低电平,CPOL=1时,空闲电平为高电平。CPHA是用来决定采样时刻的,CPHA=0,在每个周期的第一个时钟沿采样,CPHA=1,在每个周期的第二个时钟沿采样。由于我使用的器件工作在模式0这种时序(CPOL=0,CPHA=0),所以将图1简化为图2,只关注模式0的时序。

    图2

    我们来关注SCK的第一个时钟周期,在时钟的前沿采样数据(上升沿,第一个时钟沿),在时钟的后沿输出数据(下降沿,第二个时钟沿)。首先来看主器件,主器件的输出口(MOSI)输出的数据bit1,在时钟的前沿被从器件采样,那主器件是在何时刻输出bit1的呢?bit1的输出时刻实际上在SCK信号有效以前,比SCK的上升沿还要早半个时钟周期。bit1的输出时刻与SSEL信号没有关系。再来看从器件,主器件的输入口MISO同样是在时钟的前沿采样从器件输出的bit1的,那从器件又是在何时刻输出bit1的呢。从器件是在SSEL信号有效后,立即输出bit1,尽管此时SCK信号还没有起效。

    从这张图就可以很清楚的看出主从器件的bit1是怎样输出的。

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