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  • 内存读写速度是硬盘的多少倍

    千次阅读 2020-09-17 18:26:25
    DDR4内存读写速度大概50G每秒(50000M) 固态硬盘速度是300M每秒,是内存的二百分之一 机械硬盘的速度是100M每秒,是内存的五百分之一 CPU先是从自己带的一级缓存里找数据,还就是二级缓存,然后就是内存,再...

    内存的读写速度是硬盘的多少倍:

    DDR3内存读写速度大概10G每秒(10000M)

    固态硬盘速度是300M每秒,是内存的三十分之一

    机械硬盘的速度是100M每秒,是内存的百分之一

     

    DDR4内存读写速度大概50G每秒(50000M)

    固态硬盘速度是300M每秒,是内存的二百分之一

    机械硬盘的速度是100M每秒,是内存的五百分之一

    CPU先是从自己带的一级缓存里找数据,还就是二级缓存,然后就是内存,再下面就是硬盘的虚拟内存,再再接就就是正常的硬盘分区。

    硬盘读数据:ms

    内存读数据:ns

    1、硬盘和内存其实都du是电脑的存储器,本来功能是差zhi不多的,但速度dao差别非常大。内存至少比硬盘快100倍以上。当CPU需要与存储器频繁交换数据的时候,硬盘的速度是无能为力的,所以需要内存来代替硬盘。

    2、内存的设置正是因为硬盘太慢而产生的。运行程序的时候,从硬盘把程序读到内存里,然后CPU再进行读写运行。换句话说硬盘如果足够快的话,内存就可以不存在了。

    中央处理器(CPU,Central Processing Unit)是一块超大规模的集成电路,是一台计算机的运算核心(Core)和控制核心( Control Unit)。它的功能主要是解释计算机指令以及处理计算机软件中的数据。

    中央处理器主要包括运算器(算术逻辑运算单元,ALU,Arithmetic Logic Unit)和高速缓冲存储器(Cache)及实现它们之间联系的数据(Data)、控制及状态的总线(Bus)。它与内部存储器(Memory)和输入/输出(I/O)设备合称为电子计算机三大核心部件。

     

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  • Ddr2,ddr3,ddr4内存条的读写速率

    千次阅读 2018-10-22 09:21:00
    理论极限值是可以计算的:1333MHz * 64bit(单通道,双通道则128bit) / 8(位到字节单位转换) = 10.664GB/s。这只是理论,实际发挥还要看...实际见过的像RamDisk之类的软件,连续读写能达到的速度也不过5~8GB/s左...

    理论极限值是可以计算的:1333MHz * 64bit(单通道,双通道则128bit) / 8(位到字节单位转换) = 10.664GB/s。这只是理论,实际发挥还要看内存控制器,实际上1333单条跑出来的数据在7~9GB/s差不多了。


    首先,实际中我没见过内存速度超过10GB/s的情况,不知道是不是题主你把单位弄错了?实际见过的像RamDisk之类的软件,连续读写能达到的速度也不过5~8GB/s左右,如果是随机读写,性能大概还要下降接近十分之一。

    所以内存没你想的那么快。

    其次,内存检测不是把内存读写一遍就完事,读写完还要检测读写数据是否一致,这些都是要通过CPU的ALU完成,CPU的负载会非常重,而且很多时候也并非是大块读写,而是4字节甚至单字节读写,这样算下来,为了检测一个字节的内存单元,CPU可能需要十几个到几十指令,这里还包含不少算数指令,速度很慢。

    这样最终算下来,内存检测的速度大概在100MB/s或者更慢,这还没完,为了检测内存的每个bit是否正确,通常来说要擦写很多中不同的数据,比如uboot里的内存检测就写了好几次,如果以4字节16进制数来看,那么写入的东西包括:全0,全1,全5,全A,全F,基于地址的移位,地址值,地址值求反……

    这还没完,还要检测物理地址的地址线是否有效,地址线可能会断开、互绕、短路等等,还有一堆堆的数字要写进去、读出来,有些地址线还可能把同一个内存位置错误的映射成两个不同的地址,因此写入的次序也有要求。

    所以最终的结果就是内存检测的时间非常漫长,不亚于压缩一部像内存那么大的片子。

    补充:以上仅限于用专门的内存检测工具测试的效果,PC机开机自检一般只做很简单的测试,速度很快。


    内存,有核心频率,I/O频率,等效频率,最后由等效频率而算出带宽,带宽就等于内存的速度

    首先SDR时代,只有SDR-133是PC-133的标准,核心频率为133,由于SRD为单向传送所以等效频率也是133,带宽为1.06GB/S

    然后是大家所熟悉的DDR时代,由于DDR特性是双向传送,也就是说在读的同时也可以写,这样就等于带宽加大了一倍,所以DDR的等效频率就需要核心频率X2,就拿133MHZ的DDR来说吧,他的等效频率就是266,也就是DDR 266HMZ,当然带宽也就提升了一倍为2.1GB/S。

    接着是DDR2时代,DDR2是扩充了数据预取,从DDR1的2bit扩大到了4bit,再加上数据上下行同行,(在这里我引入一个数据预期技术,这要从DDR开始讲,因为DDR是双向的,所以他需要数据预取,再读写的同时预取数据,这样才能达到2倍的核心频率而达到等效频率),接着来讲DDR2,刚才说到DDR2的数据预取扩大了,因此I/O控制器满足不了4bit,所以I/O频率就必须翻倍,所以DDR2的等效频率=核心频率X2X2,比如PC2-6400(DDR2 800MHZ)的算法就是200(核心频率)X2X2=800MHZ,数据带宽是6.4GB/S。

    最后来说说DDR3,这个就更容易理解了,因为数据预取又扩大了,从DDR2的4bit翻倍成了8bit,所以I/O频率又翻倍了,所以DDR3等效频率=核心频率X4X2,因此DDR3的等效频率可以达到惊人的1600HMZ。内存数据带宽就=12.8GB/S

    最后再说说,带宽的算法,内存带宽=内存等效频率X64/8,举例DDR3 1600HMZ的内存带宽速度就=1600HMZX64/8=12.8GB/S
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  • 固态硬盘的速度内存速度差距

    千次阅读 2020-05-20 18:07:57
    NAND型闪存为例,它的随机存取速度慢,而且写入数据之前还要对区块进行擦除,使得写速度仅有读取速度的1/2~1/4,这种现象在目前广泛使用的MLC NAND上更加严重。 此外,NAND的寿命也难以令人满意,一般SLC型NAND可以...

    内存的基本构架和固态硬盘发热构架完全不同,固态硬盘的存储芯片是非易失性存储介质(NVRAM),也就是没有电源后内部存储的数据不会丢失。NAND型闪存为例,它的随机存取速度慢,而且写入数据之前还要对区块进行擦除,使得写速度仅有读取速度的1/2~1/4,这种现象在目前广泛使用的MLC NAND上更加严重。

    此外,NAND的寿命也难以令人满意,一般SLC型NAND可以承受10万次左右读写,而MLC型NAND则更低。
    内存是双倍速率SDRAM(Dual Date Rate SDRSM,DDR SDRAM):又简称DDR,由于它在时钟触发沿的上、下沿都能进行数据传输,所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。

    DDR不支持3.3V电压的LVTTL,而是支持2.5V的SSTL2标准。它仍然可以沿用现有SDRAM的生产体系,制造成本比SDRAM略高一些,但仍要远小于Rambus的价格,因为制造普通SDRAM的设备只需稍作改进就能进行DDR内存的生产,而且它也不存在专利等方面的问题,所以它代表着未来能与Rambus相抗衡的内存发展的一个方向。

    内存也固态硬盘的区别就是停电了固态硬盘里的数据不会丢失而内存的数据就会消失。而且底层构架不同也就决定了存储速率的差别。

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  • ZYNQ的架构是分为PL与PS的,因此两者之间免不了数据交互,之前我们介绍了通过BRAM进行交互,但BRAM进行交互存在速度慢、内存有限的缺点,对于ZYNQ7020来说,其BRAM只有4.9M,当数据量较大时,就没有办法使用了。...

    目录

    一、AXI协议简介

    二、实验简介

    三、框图实现

    四、SDK部分编程


    一、AXI协议简介

    ZYNQ的架构是分为PL与PS的,因此两者之间免不了数据交互,之前我们介绍了通过BRAM进行交互,但BRAM进行交互存在速度慢、内存有限的缺点,对于ZYNQ7020来说,其BRAM只有4.9M,当数据量较大时,就没有办法使用了。而PS端的DDR3起码是512M,甚至有的达到了4G,可以满足大量数据进行交互。

    PL与PS进行高速的数据交互要通过AXI协议。zynq 7000 SOC 的 HP 口是 High-Performance Ports 的缩写,如下图所示,一共有 4个 HP 口, HP 口是 AXI Slave 设备,我们可以通过这 4 个 HP 接口实现高带宽的数据交互。

    AXI协议的具体内容不在这里详细介绍,这里只实现DDR3的读写测试。

    二、实验简介

    通过按键控制PL使用AXI协议向PS端的DDR3写数据,然后从PS端将数据读出打印,然后对比检查数据是否正确。

    要求:自定义IP核可以设置读写内存大小。

    三、框图实现

    首先添加PS处理器,要设置HP口使能,UART使能,一路时钟。

    然后创建自定义IP核,在tools->creat and package new IP。选择创建AXI类型IP,然后设置如下:

    接下来编辑IP,在axi4_rw_test_v1_0_M_AXI.v中编辑如下:

    这里源文件是+1,我改成了+4,主要是展示如何修改写入的数据。

    接下来封装IP然后添加到框图中。最终的框图为下:

    然后综合实现生成比特流,导出硬件,launch SDK。

    由于按键默认为高电平,我们IP核写DDR3的触发信号为上升沿有效,因此复位结束后就会启动IP核工作,按键也就失去了作用,因此我们需要加一个取反逻辑,也就是utility vector logic模块实现的功能。

    四、SDK部分编程

    SDK部分编程如下:

    #include "stdio.h"
    #include "xil_cache.h"
    #include "xil_printf.h"
    #include "xil_io.h"
    
    int main(){
    	int i;
    	char c;
    	Xil_DCacheDisable();
    	printf("axi4 PL DDR test!\n");
    	printf("start!\n");
    	for(i=0;i<4096;i=i+4)
    	{
    		printf("in address %d id %d\n",i,(int)(Xil_In32(0x10000000+i)));
    	}
    
    	for(int j =0;j<10000000;j++)
    	{
    		usleep(1);
    		if(j == 9999999)
    		{
    			c = 'c';
    			break;
    		}
    	}
    
    	if(c == 'c')
    	{
    		printf("start!\n");
    		for(i=0;i<4096;i=i+4)
    		{
    			printf("in address %d id %d\n",i,(int)(Xil_In32(0x10000000+i)));
    		}
    	}
    
    	return 0;
    }
    

    这里执行程序后会先读取DDR3相应地址内的内容,可以发现此时是随机值,因为我们的IP核是由按键触发的,而此时我们并未按键,所以是随机的。

    打印完成后我们按下按键,等过我们设置的时间后,再次打印上述地址的数据,可以看到已经变成了正确的值:

    需要注意的是一定要关闭cache,不然第二次读取的会使cache内的数据,也就是回合第一次打印的数据一样,导致判断出错。

     

     

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