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  • DDR2 读写时序

    2020-05-08 17:32:10
    DDR2读写时序,需要DDR2开发的同学注意哦
  • FPGA DDR读写时序分析

    2020-08-24 14:16:42
    FPGA DDR读写时序分析 使用Vivado中带的DDR的IP核可以方便进行DDR的读写,用户直接操控用户逻辑接口的信号,使信号满足时序逻辑即可。 具体时序逻辑请参照官方文档ug586_7Series_MIS.Pdf 下载链接: ...

    FPGA DDR读写时序分析

    使用Vivado中带的DDR的IP核可以方便进行DDR的读写,用户直接操控用户逻辑接口的信号,使信号满足时序逻辑即可。

    具体时序逻辑请参照官方文档ug586_7Series_MIS.Pdf
    下载链接:
    https://china.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_2/ug586_7Series_MIS.pdf

    借鉴文章链接:
    基于Xilinx MIS IP的DDR3读写User Interface解析
    https://wenku.baidu.com/view/63e8c92d195f312b3069a5ea.html

    命令路径:

    官方文档时序:
    app_rdy有效,从机已经处于等待接收状态,此时app_en有效,app_cmd和app_addr有效,则发送当前app_cmd中命令给DDR 控制IP。如果app_en有效,app_cmd和app_addr都有效,但是app_rdy处于忙状态,那么上面三个信号要保持有效状态,直到app_rdy处于空闲,即有效状态,才将命令发送给DDR控制IP。

    在这里插入图片描述
    DDR示例工程仿真:
    查看DDR IP的仿真,在第一个蓝色标志处上升沿,app_en有效,但是app_rdy处于忙状态,所以app_en保持高状态,app_cmd和app_addr保持有效状态,直到第一个蓝色标志处起第三个时钟上升沿app_rdy空闲,开始将app_cmd中指令发送给DDR IP控制器。第二个蓝色标志处也是一样,在蓝色标志处起第七个时钟,app_rdy空闲,发送app_cmd指令给DDR IP控制器。

    在这里插入图片描述

    写入操作:

    官方文档时序:
    当app_rdy和app_wdf_rdy为高时,app_en为高,则开始发送数据到write fifo中。
    在这里插入图片描述
    DDR示例工程仿真:

    在写入时,app_rdy和app_wdf_rdy两个信号要处于有效状态。写入过程要写入128bit数据,共8个16bit数据,写入前6个数据时,app_wdf_rdy和app_rdy处于有效状态,在蓝色标注范围内,写第7个数据时,app_rdy为忙状态,所以第7和8两个数据并没有正常写入。
    在这里插入图片描述

    输入的命令和数据都有自己的FIFO用于存储,并且他们之间是同步的。数据比读写命令早或者晚写入都是可以的,因为他们在不同FIFO的同一层,同步时钟保证读写命令可以对应他需要操作的数据。如下所示,数据FIFO中只有一个3,对应着命令FIFO中的读,也就是会从FIFO中读个3出来,此时命令FIFO之后的写命令已经存进去了,但是数据FIFO与这些命令对应的操作数还没有写进去,但是即便是命令先写进去,数据后写进去也会写在响应命令对应的位置。数据比命令先写也是一样。
    在这里插入图片描述

    App_wdf_end信号,DDR3实际读写的Burst = 8。举例来说,DDR3的数据为宽为16bit,Burst为8,就是说每次对DDR3进行读写操作,必须是连续的8*16bit位数据。那么用户接口端,如果逻辑时钟为DDR3时钟的4分频,且数据位宽为128bit,那么单个时钟周期就应该对应Burst=8的一次读写操作;如果位宽为64bit,那么必须执行2次数据操作才能完成一次Burst=8的读写。对于前者app_wdf_end始终为1即可,对于后者app_wdf_end每2个写时钟周期内前一次拉低,后一次拉高。

    App_wdf_data,app_wdf_wren和app_wdf_rdy,工作原理与命令路径类似。App_wdf_data有效,且app_wdf_wren拉高,必须app_wdf_rdy也为高,才表示当前数据写入DDR3 Controller IP。

    读取操作:

    官方文档时序:
    在这里插入图片描述
    当app_rd_data_vaild拉高时代表此时的app_rd_data有效。

    示例工程仿真:

    在这里插入图片描述
    下面贴上米联DDR3读写顶层代码方便对照学习

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    //
    //*****************************************************************************
    //   ____  ____
    //  /   /\/   /
    // /___/  \  /    Vendor             : Xilinx
    // \   \   \/     Version            : 4.0
    //  \   \         Application        : MIG
    //  /   /         Filename           : example_top.v
    // /___/   /\     Date Last Modified : $Date: 2011/06/02 08:35:03 $
    // \   \  /  \    Date Created       : Tue Sept 21 2010
    //  \___\/\___\
    //
    // Device           : 7 Series
    // Design Name      : DDR3 SDRAM
    // Purpose          :
    //   Top-level  module. This module serves as an example,
    //   and allows the user to synthesize a self-contained design,
    //   which they can be used to test their hardware.
    //   In addition to the memory controller, the module instantiates:
    //     1. Synthesizable testbench - used to model user's backend logic
    //        and generate different traffic patterns
    // Reference        :
    // Revision History :
    //*****************************************************************************
    
    //`define SKIP_CALIB
    `timescale 1ps/1ps
    
    module example_top #
       (
    
     //***************************************************************************
     // Traffic Gen related parameters
     //***************************************************************************
     parameter PORT_MODE             = "BI_MODE",
     parameter DATA_MODE             = 4'b0010,
     parameter TST_MEM_INSTR_MODE    = "R_W_INSTR_MODE",
     parameter EYE_TEST              = "FALSE",
                                       // set EYE_TEST = "TRUE" to probe memory
                                       // signals. Traffic Generator will only
                                       // write to one single location and no
                                       // read transactions will be generated.
     parameter DATA_PATTERN          = "DGEN_ALL",
                                        // For small devices, choose one only.
                                        // For large device, choose "DGEN_ALL"
                                        // "DGEN_HAMMER", "DGEN_WALKING1",
                                        // "DGEN_WALKING0","DGEN_ADDR","
                                        // "DGEN_NEIGHBOR","DGEN_PRBS","DGEN_ALL"
     parameter CMD_PATTERN           = "CGEN_ALL",
                                        // "CGEN_PRBS","CGEN_FIXED","CGEN_BRAM",
                                        // "CGEN_SEQUENTIAL", "CGEN_ALL"
     parameter CMD_WDT               = 'h3FF,
     parameter WR_WDT                = 'h1FFF,
     parameter RD_WDT                = 'h3FF,
     parameter SEL_VICTIM_LINE       = 0,
     parameter BEGIN_ADDRESS         = 32'h00000000,
     parameter END_ADDRESS           = 32'h00ffffff,
     parameter PRBS_EADDR_MASK_POS   = 32'hff000000,
    
     //***************************************************************************
     // The following parameters refer to width of various ports
     //***************************************************************************
     parameter CK_WIDTH              = 1,
                                       // # of CK/CK# outputs to memory.
     parameter nCS_PER_RANK          = 1,
                                       // # of unique CS outputs per rank for phy
     parameter CKE_WIDTH             = 1,
                                       // # of CKE outputs to memory.
     parameter DM_WIDTH              = 2,
                                       // # of DM (data mask)
     parameter ODT_WIDTH             = 1,
                                       // # of ODT outputs to memory.
     parameter BANK_WIDTH            = 3,
                                       // # of memory Bank Address bits.
     parameter COL_WIDTH             = 10,
                                       // # of memory Column Address bits.
     parameter CS_WIDTH              = 1,
                                       // # of unique CS outputs to memory.
     parameter DQ_WIDTH              = 16,
                                       // # of DQ (data)
     parameter DQS_WIDTH             = 2,
     parameter DQS_CNT_WIDTH         = 1,
                                       // = ceil(log2(DQS_WIDTH))
     parameter DRAM_WIDTH            = 8,
                                       // # of DQ per DQS
     parameter ECC                   = "OFF",
     parameter ECC_TEST              = "OFF",
     //parameter nBANK_MACHS           = 4,
     parameter nBANK_MACHS           = 4,
     parameter RANKS                 = 1,
                                       // # of Ranks.
     parameter ROW_WIDTH             = 14,
                                       // # of memory Row Address bits.
     parameter ADDR_WIDTH            = 28,
                                       // # = RANK_WIDTH + BANK_WIDTH
                                       //     + ROW_WIDTH + COL_WIDTH;
                                       // Chip Select is always tied to low for
                                       // single rank devices
    
     //***************************************************************************
     // The following parameters are mode register settings
     //***************************************************************************
     parameter BURST_MODE            = "8",
                                       // DDR3 SDRAM:
                                       // Burst Length (Mode Register 0).
                                       // # = "8", "4", "OTF".
                                       // DDR2 SDRAM:
                                       // Burst Length (Mode Register).
                                       // # = "8", "4".
    
     
     //***************************************************************************
     // The following parameters are multiplier and divisor factors for PLLE2.
     // Based on the selected design frequency these parameters vary.
     //***************************************************************************
     parameter CLKIN_PERIOD          = 5000,
                                       // Input Clock Period
     parameter CLKFBOUT_MULT         = 4,
                                       // write PLL VCO multiplier
     parameter DIVCLK_DIVIDE         = 1,
                                       // write PLL VCO divisor
     parameter CLKOUT0_PHASE         = 0.0,
                                       // Phase for PLL output clock (CLKOUT0)
     parameter CLKOUT0_DIVIDE        = 1,
                                       // VCO output divisor for PLL output clock (CLKOUT0)
     parameter CLKOUT1_DIVIDE        = 2,
                                       // VCO output divisor for PLL output clock (CLKOUT1)
     parameter CLKOUT2_DIVIDE        = 32,
                                       // VCO output divisor for PLL output clock (CLKOUT2)
     parameter CLKOUT3_DIVIDE        = 8,
                                       // VCO output divisor for PLL output clock (CLKOUT3)
     parameter MMCM_VCO              = 800,
                                       // Max Freq (MHz) of MMCM VCO
     parameter MMCM_MULT_F           = 8,
                                       // write MMCM VCO multiplier
     parameter MMCM_DIVCLK_DIVIDE    = 1,
                                       // write MMCM VCO divisor
    
     //***************************************************************************
     // Simulation parameters
     //***************************************************************************
     parameter SIMULATION            = "FALSE",
                                       // Should be TRUE during design simulations and
                                       // FALSE during implementations
    
     //***************************************************************************
     // IODELAY and PHY related parameters
     //***************************************************************************
     parameter TCQ                   = 100,
     
     parameter DRAM_TYPE             = "DDR3",
    
     
     //***************************************************************************
     // System clock frequency parameters
     //***************************************************************************
     parameter nCK_PER_CLK           = 4,
                                       // # of memory CKs per fabric CLK
    
     
    
     //***************************************************************************
     // Debug parameters
     //***************************************************************************
     parameter DEBUG_PORT            = "OFF",
                                       // # = "ON" Enable debug signals/controls.
                                       //   = "OFF" Disable debug signals/controls.
        
     parameter RST_ACT_LOW           = 1
                                       // =1 for active low reset,
                                       // =0 for active high.
     )
    (
    
     // Inouts
     inout [15:0]                       ddr3_dq,
     inout [1:0]                        ddr3_dqs_n,
     inout [1:0]                        ddr3_dqs_p,
    
     // Outputs
     output [13:0]                      ddr3_addr,
     output [2:0]                       ddr3_ba,
     output                             ddr3_ras_n,
     output                             ddr3_cas_n,
     output                             ddr3_we_n,
     output                             ddr3_reset_n,
     output [0:0]                       ddr3_ck_p,
     output [0:0]                       ddr3_ck_n,
     output [0:0]                       ddr3_cke,
     output [0:0]                       ddr3_cs_n,
     output [1:0]                       ddr3_dm,
     output [0:0]                       ddr3_odt,
     
     //output                             tg_compare_error, 
     //output                             init_calib_complete, 
     output                             breath_light,
     //input                              rst_key,
     input                              clk50m_i
       );
       
    wire init_calib_complete;
    wire sys_rst;
    wire locked;
    wire clk_ref_i;
    wire sys_clk_i;
    wire clk_200;
       
    assign sys_rst = 1'b0;//复位信号
    assign clk_ref_i = clk_200;//200M的参考时钟
    assign sys_clk_i = clk_200;//200M的系统时钟
    
    //时钟管理产生DDR需要的时钟   
    clk_wiz_0 CLK_WIZ_DDR( .clk_out1(clk_200),.reset(sys_rst),.locked(locked),.clk_in1(clk50m_i)); 
    
    function integer clogb2 (input integer size);
        begin
          size = size - 1;
          for (clogb2=1; size>1; clogb2=clogb2+1)
            size = size >> 1;
        end
      endfunction // clogb2
    
      function integer STR_TO_INT;
        input [7:0] in;
        begin
          if(in == "8")
            STR_TO_INT = 8;
          else if(in == "4")
            STR_TO_INT = 4;
          else
            STR_TO_INT = 0;
        end
      endfunction
    
    
    
      localparam DATA_WIDTH            = 16;
      localparam RANK_WIDTH = clogb2(RANKS);
      localparam PAYLOAD_WIDTH         = (ECC_TEST == "OFF") ? DATA_WIDTH : DQ_WIDTH;
      localparam BURST_LENGTH          = STR_TO_INT(BURST_MODE);
      localparam APP_DATA_WIDTH        = 2 * nCK_PER_CLK * PAYLOAD_WIDTH;
      localparam APP_MASK_WIDTH        = APP_DATA_WIDTH / 8;
    
      //***************************************************************************
      // Traffic Gen related parameters (derived)
      //***************************************************************************
      localparam  TG_ADDR_WIDTH = ((CS_WIDTH == 1) ? 0 : RANK_WIDTH)
                                     + BANK_WIDTH + ROW_WIDTH + COL_WIDTH;
      localparam MASK_SIZE             = DATA_WIDTH/8;
          
      // Wire declarations
          
      wire [(2*nCK_PER_CLK)-1:0]            app_ecc_multiple_err;
      wire [(2*nCK_PER_CLK)-1:0]            app_ecc_single_err;
      wire [ADDR_WIDTH-1:0]                 app_addr;
      wire [2:0]                            app_cmd;
      wire                                  app_en;
      wire                                  app_rdy;
      wire [APP_DATA_WIDTH-1:0]             app_rd_data;
      wire                                  app_rd_data_end;
      wire                                  app_rd_data_valid;
      wire [APP_DATA_WIDTH-1:0]             app_wdf_data;
      wire                                  app_wdf_end;
      wire [APP_MASK_WIDTH-1:0]             app_wdf_mask;
      wire                                  app_wdf_rdy;
      wire                                  app_sr_active;
      wire                                  app_ref_ack;
      wire                                  app_zq_ack;
      wire                                  app_wdf_wren;
      wire [(64+(2*APP_DATA_WIDTH))-1:0]    error_status;
      wire [(PAYLOAD_WIDTH/8)-1:0] cumlative_dq_lane_error;
      wire                                  mem_pattern_init_done;
      wire [47:0]                           tg_wr_data_counts;
      wire [47:0]                           tg_rd_data_counts;
      wire                                  modify_enable_sel;
      wire [2:0]                            data_mode_manual_sel;
      wire [2:0]                            addr_mode_manual_sel;
      wire [APP_DATA_WIDTH-1:0]             cmp_data;
      reg [63:0]                            cmp_data_r;
      wire                                  cmp_data_valid;
      reg                                   cmp_data_valid_r;
      wire                                  cmp_error;
      wire [(PAYLOAD_WIDTH/8)-1:0]          dq_error_bytelane_cmp;
    
      wire                                  clk;
      wire                                  rst;
      wire [11:0]                           device_temp;
      
    
    // Start of User Design top instance
    //***************************************************************************
    // The User design is instantiated below. The memory interface ports are
    // connected to the top-level and the application interface ports are
    // connected to the traffic generator module. This provides a reference
    // for connecting the memory controller to system.
    //***************************************************************************
    
     mig_7series_0 u_mig_7series_0
          (
    // Memory interface ports
           .ddr3_addr                      (ddr3_addr),
           .ddr3_ba                        (ddr3_ba),
           .ddr3_cas_n                     (ddr3_cas_n),
           .ddr3_ck_n                      (ddr3_ck_n),
           .ddr3_ck_p                      (ddr3_ck_p),
           .ddr3_cke                       (ddr3_cke),
           .ddr3_ras_n                     (ddr3_ras_n),
           .ddr3_we_n                      (ddr3_we_n),
           .ddr3_dq                        (ddr3_dq),
           .ddr3_dqs_n                     (ddr3_dqs_n),
           .ddr3_dqs_p                     (ddr3_dqs_p),
           .ddr3_reset_n                   (ddr3_reset_n),
           .init_calib_complete            (init_calib_complete),
           .ddr3_cs_n                      (ddr3_cs_n),
           .ddr3_dm                        (ddr3_dm),
           .ddr3_odt                       (ddr3_odt),
    // Application interface ports
           .app_addr                       (app_addr),
           .app_cmd                        (app_cmd),
           .app_en                         (app_en),
           .app_wdf_data                   (app_wdf_data),
           .app_wdf_end                    (app_wdf_end),
           .app_wdf_wren                   (app_wdf_wren),
           .app_rd_data                    (app_rd_data),
           .app_rd_data_end                (app_rd_data_end),
           .app_rd_data_valid              (app_rd_data_valid),
           .app_rdy                        (app_rdy),
           .app_wdf_rdy                    (app_wdf_rdy),
           .app_sr_req                     (1'b0),
           .app_ref_req                    (1'b0),
           .app_zq_req                     (1'b0),
           .app_sr_active                  (app_sr_active),
           .app_ref_ack                    (app_ref_ack),
           .app_zq_ack                     (app_zq_ack),
           .ui_clk                         (clk),
           .ui_clk_sync_rst                (rst),
          
           .app_wdf_mask                   (32'd0),
          
    // System Clock Ports
           .sys_clk_i                      (sys_clk_i),
    // Reference Clock Ports
           .clk_ref_i                      (clk_ref_i),
           .device_temp                    (device_temp),
           .sys_rst                        (locked)
           );
     //以下是读写测试       
     parameter    [1:0]IDLE  =2'd0;
     parameter    [1:0]WRITE =2'd1;
     parameter    [1:0]WAIT  =2'd2;
     parameter    [1:0]READ  =2'd3;
     parameter    [2:0]CMD_WRITE    =3'd0;
     parameter    [2:0]CMD_READ     =3'd1;
     parameter    TEST_DATA_RANGE   =24'd1000;//部分测试
     
     (*mark_debug = "true"*) reg   [1 :0]state=0;
     reg    [23:0]Count_64=0;// 128M*2*16/256
     reg    [ADDR_WIDTH-1:0]app_addr_begin=0;
      (*mark_debug = "true"*) wire    tg_compare_error;
     
     assign    app_wdf_end                     =app_wdf_wren;//两个相等即可
     assign    app_en                          =(state==WRITE) ? (app_rdy&&app_wdf_rdy) : ((state==READ)&&app_rdy);
     assign    app_wdf_wren                    =(state==WRITE) ? (app_rdy&&app_wdf_rdy) : 1'b0;
     assign    app_cmd                         =(state==WRITE) ? CMD_WRITE : CMD_READ;
     assign    app_addr                        =app_addr_begin;
     assign    app_wdf_data                    ={
                                                 Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],
                                                 Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0],Count_64[7:0]
                                                 };//写入的数据是计数器
     
     always@(posedge clk)
        if(rst&!init_calib_complete)//
            begin
            state                           <=IDLE;
            app_addr_begin                  <=28'd0;
            Count_64                        <=24'd0;
            end
     else case(state)
         IDLE:    begin
            state                            <=WRITE;
            if(app_addr_begin >= TEST_DATA_RANGE)
              app_addr_begin                 <=28'd0;
            Count_64                         <=24'd0;
            end
         WRITE:    begin//写整片的DDR3
            state                            <=(Count_64==TEST_DATA_RANGE)&&app_rdy&&app_wdf_rdy ? WAIT:state;//最后一个地址写完之后跳出状态
            Count_64                         <=app_rdy&&app_wdf_rdy?(Count_64+24'd1):Count_64;    
            app_addr_begin                   <=app_rdy&&app_wdf_rdy?(app_addr_begin+28'd16):app_addr_begin;//跳到下一个(8*32=256)bit数据地址
            end
         WAIT:    begin
            state                            <=READ;
            Count_64                         <=24'd0;    
            app_addr_begin                   <=28'd0;    
            end
         READ:    begin//读整片的DDR3
            state                            <=(Count_64==TEST_DATA_RANGE)&&app_rdy? IDLE:state;
            Count_64                         <=app_rdy?(Count_64+24'd1):Count_64;    
            app_addr_begin                   <=app_rdy?(app_addr_begin+28'd16):app_addr_begin;
            end
     default:begin
            state                            <=IDLE;
            app_addr_begin                   <=28'd0;
            Count_64                         <=24'd0;
            end        
        endcase
     
      (*mark_debug = "true"*) (* KEEP = "TRUE" *) reg [63:0]app_rd_data_r=64'd0;
      (*mark_debug = "true"*) (* KEEP = "TRUE" *) reg app_rd_data_valid_r=1'b0;
        
     always @(posedge clk) begin
       app_rd_data_r <=  app_rd_data[63:0];
       app_rd_data_valid_r <= app_rd_data_valid;
     end
            
     //16bit count used for comparation
     reg [7:0] count_temp=8'd0;
     always @(posedge clk) begin
       if(app_rd_data_valid_r)
          count_temp<= count_temp + 1'b1;
       else if(state==WAIT)count_temp <= 8'd0;
      end
      
     //compare  data read from mig
      (*mark_debug = "true"*) wire [63:0]cm_data;
     assign cm_data = {count_temp,count_temp,count_temp,count_temp,count_temp,count_temp,count_temp,count_temp};
     assign tg_compare_error=(app_rd_data_valid_r&&(cm_data!=app_rd_data_r));
     
     
     //breath_light :if tg_compare_error is error,the light will be keep on off.if tg_compare_error is not error,the light will flicker At 0.5 second intervals
       parameter COUNT_NUM =30'd50000000;//
      (*mark_debug = "true"*) reg [29:0]count=30'd0;
       reg light =1'd0;  
      (*mark_debug = "true"*) reg light_led=1'b0;
     always@(posedge clk)begin
       if(rst)
           begin 
           count<=30'd0;
           light =1'd0; 
           end
        else
        begin
           if(count<(COUNT_NUM-1))begin
              count<=count+1;
              light<=light;
           end
           else
             begin
             count<=30'd0;
             light<=~light;
             end
       end
       
       if(~tg_compare_error)
         light_led<=light;
        else
         light_led<=tg_compare_error;
     end
     assign breath_light= light_led; 
    
    endmodule

    关于DDR IP时钟问题:

    用户会给DDR IP提供一个时钟和一个参考时钟,用于DDR IP的运行,然后DDR IP会提供两个时钟,一个给DDR3硬件运行,一个提供给用户端,这两个时钟会满足PHY to Controller Clock Ratio中的设置,如下图所示设置为4:1,如果DDR IP设置运行频率为400MHz,那么就会提供一个100MHz的时钟给用户端,如果设置为2:1,运行频率为400MHz,那么就会提供一个200MHz的时钟给用户端。
    在这里插入图片描述

    其中Clock Period指的是DDR3的运行频率。PHY to Controller Ratio指的是DDR运行时钟频率与DDR IP提供给用户时钟的比。

    在这里插入图片描述
    在DDR IP顶层中会有一个sys_clk_i的信号,此信号就代表的是Input Clock Period 。设置的是200MHz,那么需要外部信号提供一个200MHz的时钟。也可以外部提供一个50MHz的时钟,然后通过PLL分频得到一个200MHz的时钟提供给sys_clk_i。

    本篇文章仅作为个人学习记录,如有误请大佬指出,谢谢。

    展开全文
  • DDR3读写时序分析

    2018-10-09 09:34:09
    DDR3的User Interface的Command时序以及读写时序进行了详细分析
  • DDR3读写时序

    千次阅读 2013-10-25 10:22:00
    DDR3读写时序 1.DDR3时序参数 意思是说,当我们选择了187E芯片的时候,他所能支持的最大速率是1066MT/s,即DDR3的时钟频率是533MHz。此时tRCD=7 tRP=7 CL=7。 时钟周期是1.87ns因此CL=1.87*7=13.1ns。 ...

    DDR3读写时序

     
    1.DDR3时序参数
    意思是说,当我们选择了187E芯片的时候,他所能支持的最大速率是1066MT/s,即DDR3的时钟频率是533MHz。此时tRCD=7 tRP=7 CL=7。
    时钟周期是1.87ns因此CL=1.87*7=13.1ns。
    tRCD指的是从ACTIVATE到READ或WRITE的时间
    tRP指的是PRECHARGE的时间
    CL指的是从读命令发出到读数据出现的时间
    后文还会有CWL,这个参数是指从写命令发出到写数据出现的时间
     
     
    在DDR3的Features中有上面的描述,可见CL是可以设置为5~11之间的数值的。
    而CL的设置是与tCK(DDR3时钟频率)紧密相关的。从表51中就可以看出两者之间的关系
    芯片是187E时,tCK周期可以在1.875ns到3.3ns之间变化,这样DDR3的时钟频率的变化范围就是533.33MHz到303.03MHz之间变化。
    如果采用的是spartan6芯片,那么CWL一定是5,CL可以是5或6
     
    2.MR寄存器设置参数
    在calibration期间,MCB会向DDR3的MR0-MR3中写入一些参数,这其中就包括了CL和CWL。
     
     
    3.仿真时序
     
    3.1 MRS时序
    DDR3速度是800,时钟频率400MHz,周期2.5ns
    四个寄存器的值分别是
    MR0 : 13'h0520
    MR1 : 13'h0004
    MR2 : 13'h0040
    MR3 : 13'h0000
    CL设置为6,CWL设置为5
    这两个值都是根据tCK的周期设定的
     
    3.2 WR时序
    从仿真图上可以看出
    tRP=6CK
    tRCD=6CK
    CWL=5CK
     
    3.3 RD时序
    从仿真图上可以看出
    tRP=6CK
    tRCD=6CK
    CL=6CK
     
    3.3 时序分析
    在仿真的时候,读写完一组之后没有auto-precharge,因此如果读写发生在不同的Row,读写穿插的时候,每次读写之前会有PRECHARGE+ACTIVATE的操作。
    PRECHARGE命令先关闭先前打开的Row,ACTIVATE命令再打开需要读写的行
    在表51中,tRCD和tRP只是规定了最小的时间,而没有规定最大的时间。从仿真上来看,这两个值都属于CL相同的。
     
     
    4.自刷新时间
     
    从上图可以看到,当使用1Gb容量的DDR3,温度在85°c以下时,每过7.8us都要自刷新一次,每次刷新时间在110ns到70200ns之间
     
    上图是刷新时的仿真波形,REF命令之前现有一个PRE命令,当自刷新的时候,p3_cmd发出一个命令。REF命令110ns之后,出现ACT命令,这个是读命令之前必要的操作。因为之前所在bank中的row已经被关闭了。
     
    5.bank row的打开与关闭时序
    上图可见:
    只有bank0中的row2048是打开的,读写操作连续访问这个地址。在读写交互的过程中,并没有PRECHARGE和ACTIVATE的时间,即读写可以连续进行。
     
     
     
    上图可见:
    在黄线之前,bank1中已经打开了row2048,在黄线位置,在bank0中代开了row4096。
    可以在不同的bank中打开不同的行。
     
     
    上图可见:
    在黄线位置之前,在bank0中已经打开了row2048,在黄线的时候,打开了bank1中的row2048。在这一操作中,并没有关闭bank0中的row,可见可以在不同的bank中打开row。
    而同一个row需要在不同bank中被打开。
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     
     





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  • DDR_SDRAM读写时序

    2009-12-15 10:59:31
    DDR_SDRAM读写时序。。。。。。。。
  • 本人在研究DDR3的控制,但是关于具体的DDR3的读写时序很是困惑, 连续读时的预充电,自刷新之类的不是很明白, 求详细讲解,谢谢 下面两张图是我自己跑的ModelSim仿真,图中的写时序不是很明白,中间出现的预充电,...
  • DDR:Double Data Synchronous Dynamic Random Access Memory,双倍速率同步动态随机存储器,双倍速率传输的SDRAM,在时钟的上升沿和下降沿都可以进行数据传输。我们电脑的内存条都是DDR芯片。 相关文章: DDR3 ...

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    DDR3 内存带宽计算  https://blog.csdn.net/zsj100213/article/details/82496893

    DDR读写简介及相关  https://www.cnblogs.com/freshair_cnblog/archive/2012/01/10/2317955.html

    DDR DQS信号的处理  http://www.sohu.com/a/123657410_465219

     

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  • DDR3时序和IP核的建立

    2019-03-04 23:26:59
    本资料包含DDR3的发展概述,读写时序控制和IP核的建立
  • 第三篇:mig IP用户读写时序

    千次阅读 2019-02-28 14:00:24
    FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制,旨在让大家更快的学习和应用DDR3。...第三篇:mig IP用户读写时序 1 mig接口说明 对于mig与DDR3/DDR2 SDRAM的读写时...

    FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制,旨在让大家更快的学习和应用DDR3。

    本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

    软件使用Vivado 2018.1

      第三篇:mig IP用户读写时序

    1 mig接口说明

    对于mig与DDR3/DDR2 SDRAM的读写时序我们不需要了解太多,交给mig就可以了。我们需要做的是控制好User Interface,写出正确的User logic。想要写好User logic,我们就必须清楚每一个用户控制接口的含义:

    1. app_addr[ADDR_WIDTH – 1:0]:此输入指示当前提交给UI的请求的地址。 UI聚合外部SDRAM的所有地址字段,并为您提供平面地址空间(Rank,bank,row,colum)。
    2. app_cmd[2:0]:此输入指定当前提交给UI的请求的命令。

      

    1. app_en:此输入在请求中变化。 您必须将所需的值应用于app_addr []和app_cmd [2:0],然后断言app_en以将请求提交给UI。 这会通过断言app_rdy来启动UI确认的握手。
    2. app_wdf_data[APP_DATA_WIDTH – 1:0]:该总线提供当前正在写入外部存储器的数据。
    3. app_wdf_end:此输入指示当前周期中app_wdf_data []总线上的数据是当前请求的最后一个数据。
    4. app_wdf_wren:此输入表示app_wdf_data []总线上的数据有效。
    5. app_wdf_rdy:此输出表示写数据FIFO已准备好接收数据。 当app_wdf_rdy和app_wdf_wren都被声明时,接受写入数据。
    6. app_wdf_mask[APP_MASK_WIDTH – 1:0]:该总线指示app_wdf_data []的哪些字节写入外部存储器以及哪些字节保持其当前状态。 通过将值1设置为app_wdf_mask中的相应位来屏蔽字节。 例如,如果应用程序数据宽度为256,则掩码宽度取值为32. app_wdf_data的最低有效字节[7:0]使用app_wdf_mask的Bit [0]屏蔽,app_wdf_data的最高有效字节[255:248]使用app_wdf_mask的Bit [31]屏蔽。 因此,如果必须屏蔽最后一个DWORD,即app_wdf_data的字节0,1,2和3,则app_wdf_mask应设置为32'h0000_000F。
    7. app_rdy:此输出指示您是否接受当前提交给UI的请求。 如果在确认app_en后UI未声明此信号,则必须重试当前请求。 如果出现以下情况,则不会声明app_rdy输出:
    1. PHY /内存初始化尚未完成;
    2. 所有bank都被占用(可以看作命令缓冲区已满);
    3. 请求读取并且读取缓冲区已满;
    4. 请求写入,没有可用的写缓冲区指针;
    5. 正在插入定期读取。
    1. app_rd_data[APP_DATA_WIDTH – 1:0]:此输出包含从外部存储器读取的数据。
    2. app_rd_data_end:此输出表示当前周期中app_rd_data []总线上的数据是当前请求的最后一个数据。
    3. app_rd_data_valid:此输出表明app_rd_data []总线上的数据有效。
    4. ui_clk_sync_rst:reset信号来自于UI,与ui_clk同步。
    5. ui_clk:这是UI的输出时钟。 它必须是输出到外部SDRAM的时钟频率的一半或四分之一,这取决于在GUI中选择的2:1或4:1模式。
    6. init_calib_complete:校准完成后,PHY将init_calib_complete置‘1’。 在将命令发送到内存控制器之前,应用程序无需等待init_calib_complete。
    7. app_ref_req:置位时,此高电平有效输入请求内存控制器向DRAM发送刷新命令。 它必须在一个周期内进行脉冲以发出请求,直到app_ref_ack信号被置位以确认请求并指示它已被发送,然后置为无效。
    8. app_ref_ack:置位时,此高电平有效输入确认刷新请求,并指示该命令已从存储器控制器发送到PHY。
    9. app_zq_req:置位时,此高电平有效输入请求存储器控制器向DRAM发送ZQ校准命令。 它必须在一个周期内进行脉冲以发出请求,直到app_zq_ack信号被置位以确认请求并指示它已被发送,然后取消置位。
    10. app_zq_ack:置位时,此高电平有效输入确认ZQ校准请求,并指示该命令已从存储器控制器发送到PHY。

     

    了解了每个信号的作用我们来讲解mig 用户逻辑的读写时序。

    2 命令与地址

    如上图所示①,②,③情况,只有在③时刻app_en和app_rdy同时为高电平app_cmd(命令)和(app_addr)地址才有效,所以当需要app_cmd,app_addr有效时app_en必须保持到app_rdy为高电平才有效。

    3写时序

     

    如上图所示①,②,③种情况,写命令和写数据直接存在三种逻辑关系。

    1,①表示写命令(app_cmd),写当前地址(app_addr)和写数据(app_wdf_data)以及写控制信号(app_en,app_rdy,app_wdf_rdy,app_wdf_wren,app_wdf_end)同时有效。

    2,②表示写数据(app_wdf_data)和写控制信号(app_wdf_wren,app_wdf_end)先于写命令(app_cmd)和写当前地址(app_addr)以及其他写控制信号(app_en,app_rdy,app_wdf_rdy)一个用户时钟(ui_clk)。

    3,③表示写数据(app_wdf_data)和写控制信号(app_wdf_wren,app_wdf_end)迟于写命令(app_cmd)和写当前地址(app_addr)以及其他写控制信号(app_en,app_rdy,app_wdf_rdy)。最多两个用户时钟(ui_clk)。

    4读时序

    如上图所示,当读命令(app_cmd)和当前读地址(app_addr)以及读控制信号(app_en,app_rdy)同时有效时,等待读数据有效信号(app_rd_data_valid)有效时读数据(app_rd_data)有效。

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