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  • DDS架构基本原理  随着数字技术在仪器仪表和通信系统中广泛使用,可从参考频率源产生多个频率数字控制方法诞生了,即直接数字频率合成(DDS)。其基本架构如图1所示。该简化模型采用一个稳定时钟来驱动存储...
  • DDS技术原理(转载)

    2020-09-05 10:18:37
    什么是DDS  DDS是直接数字式频率合成器(Direct Digital Synthesizer)的英文缩写,是一项关键的数字化技术。... DDS技术的基本原理  随着数字技术在仪器仪表和通信系统中的广泛使用,可从参考频率源产生多个

    1.转载:http://www.elecfans.com/news/dianzi/20171103574751.html

    什么是DDS

      DDS是直接数字式频率合成器(Direct Digital Synthesizer)的英文缩写,是一项关键的数字化技术。与传统的频率合成器相比,DDS具有低成本、低功耗、高分辨率和快速转换时间等优点,广泛使用在电信与电子仪器领域,是实现设备全数字化的一个关键技术。

      DDS技术的基本原理

      随着数字技术在仪器仪表和通信系统中的广泛使用,可从参考频率源产生多个频率的数字控制方法诞生了,即直接数字频率合成(DDS)。其基本架构如图1所示。该简化模型采用一个稳定时钟来驱动存储正弦波(或其它任意波形)一个或多个整数周期的可编程只读存储器(PROM)。随着地址计数器逐步执行每个存储器位置,每个位置相应的信号数字幅度会驱动DAC,进而产生模拟输出信号。最终模拟输出信号的频谱纯度主要取决于DAC.相位噪声主要来自参考时钟。

      DDS是一种采样数据系统,因此必须考虑所有与采样相关的问题,包括量化噪声、混叠、滤波等。例如,DAC输出频率的高阶谐波会折回奈奎斯特带宽,因而不可滤波,而基于PLL的合成器的高阶谐波则可以滤波。

    dds技术的基本原理

      图1:直接数字频率合成系统的基本原理

      这种简单DDS系统的基本问题在于,最终输出频率只能通过改变参考时钟频率或对PROM重新编程来实现,非常不灵活。实际DDS系统采用更加灵活有效的方式来实现这一功能,即采用名为数控振荡器(NCO)的数字硬件。图2所示为该系统的框图。

    dds技术的基本原理

      图2:灵活的DDS系统

      系统的核心是相位累加器,其内容会在每个时钟周期更新。相位累加器每次更新时,存储在△相位寄存器中的数字字M就会累加至相位寄存器中的数字。假设△相位寄存器中的数字为00…01,相位累加器中的初始内容为00…00.相位累加器每个时钟周期都会按00…01更新。如果累加器为32位宽,则在相位累加器返回至00…00前需要232(超过40亿)个时钟周期,周期会不断重复。

      相位累加器的截断输出用作正弦(或余弦)查找表的地址。查找表中的每个地址均对应正弦波的从0°到360°的一个相位点。查找表包括一个完整正弦波周期的相应数字幅度信息。(实际上,只需要90°的数据,因为两个MSB中包含了正交数据)。因此,查找表可将相位累加器的相位信息映射至数字幅度字,进而驱动DAC.图3用图形化的“相位轮”显示了这一情况。

      考虑n = 32,M = 1的情况。相位累加器会逐步执行232个可能的输出中的每一个,直至溢出并重新开始。相应的输出正弦波频率等于输入时钟频率232分频。若M=2,相位累加器寄存器就会以两倍的速度“滚动”计算,输出频率也会增加一倍。以上内容可总结如下:

    dds技术的基本原理

      图3:数字相位轮

      n位相位累加器(大多数DDS系统中,n的范围通常为24至32)存在2n个可能的相位点。△相位寄存器中的数字字M代表相位累加器每个时钟周期增加的数量。如果时钟频率为fc,则输出正弦波频率计算公式为:

      dds技术的基本原理

      该公式称为DDS“调谐公式”。注意,系统的频率分辨率等于fc/2n.n = 32时,分辨率超过40亿分之一!在实际DDS系统中,溢出相位寄存器的位不会进入查找表,而是会被截断,只留下前13至15个MSB.这样可以减小查找表的大小,而且不会影响频率分辨率。相位截断只会给最终输出增加少量可接受的相位噪声。(参见图4)。

      dds技术的基本原理

      图4:计算得出的输出频谱显示15位相位截断时90 dB SFDR

      DAC的分辨率通常比查找表的宽度少2至4位。即便是完美的N位DAC,也会增加输出的量化噪声。图4显示的是32位相位累加器15位相位截断时计算得出的输出频谱。选择M值后,输出频率会从0.25倍时钟频率开始稍有偏移。注意,相位截断和有限DAC分辨率产生的杂散都至少比满量程输出低90 dB.这一性能远远超出了任何商用12位DAC,足以满足大多数应用的需求。

      上述基本DDS系统极为灵活,且具有高分辨率。只需改变M寄存器的内容,频率就可以立即改变,不会出现相位不连续。但是,实际DDS系统首先需要执行串行或字节加载序列,以将新的频率字载入内部缓冲寄存器,然后再载入M寄存器。这样就可以尽可能减少封装引脚数。新的频率字载入缓冲寄存器后,并行输出△相位寄存器就会同步操作,从而同时改变所有位。加载△相位缓冲寄存器所需的时钟周期数决定了输出频率的最大改变速率。

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  • DDS基本原理研究

    2020-12-15 11:02:01
       本文基于主流DDS(Data Distribution Service–数据分发服务)软件,汇总参考文献对DDS的研究,概要说明发布/订阅过程、数据分发服务设计、实现关键技术等方面,对DDS基本原理进行简要介绍。 2 发布/订阅过程 ...

    转载:DDS基本原理研究

    1 主题

       本文基于主流DDS(Data Distribution Service–数据分发服务)软件,汇总参考文献对DDS的研究,概要说明发布/订阅过程、数据分发服务设计、实现关键技术等方面,对DDS基本原理进行简要介绍。

    2 发布/订阅过程

    在这里插入图片描述

    图 1 DDS发布/订阅中间件工作流程

    3 数据分发服务设计

    图 2数据分发服务系统架构

    4 实现关键技术

    4.1 链路管理

    在这里插入图片描述

    图 3发布订阅配对流程

    在这里插入图片描述

    图 4解除发布订阅配对流程

    4.2 数据管理

       DDS设计的初衷就是为了在分布式节点之间进行数据的实时分发,所以高实时性是本系统的最终目标。
       对应数据分发系统来说,衡量实时性的一个最直观的变量就是从发布者生产出数据到订阅者获取到数据之间的时间间隔。
       主要依靠以下技术来减小式中各项获取系统实时性的。

    1. 采用简单应用层协议。简化应用层协议,仅仅在数据前面加了一个表示消息类型以及消息长度的消息头。简单的协议减小了消息的封装与解封开销。减小T0和K0。
    2. 采用多线程技术。多个线程并发从发送端队列中读取消息进行发送,使得多条消息可以并发的向外投递从而减小消息在队列中的等待时间k,同时提供注册回调接口供用户采用多线程并发处理接收到的数据,减小数据在接收端队列中的等待时间T0。
    3. 采用消息队列管理数据指针。避免数据在本地内存的拷贝,数据从生产出来直接被拷贝到系统内核空间进行发送,减小L和Tr。
    4. 数据点对点传送。节点间的数据直接从发布者流向订阅者,不经过任何中间节点转发,同时避开使用广播,缓解网络拥塞从而减小数据在网络间的飞行时间Tf。
    5. 采用优先级技术。在发布和订阅方的数据队列均提供按优先级入队的接口,用户通过此接口可以将对延迟敏感的数据插入到队列的前部,从而获取到优先发送和处理的权利,减小T0和K0。
    6. 采用数据质量衡量技术。对同一个主题的数据进行质量分级,用户订阅主题时可以指定所需要数据的质量,这样系统可以自动过滤掉一些质量比较低而不符合用户需求的同主题数据,避免用户处理一些不符合要求的数据,减小系统开销,提供系统实时性。

    5 参考文献

    【1】 基于DDS模型的数据分发中间件的设计与实现
    【2】 基于DDS的发布_订阅中间件设计

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  • DDS基本原理.pdf

    2020-04-28 16:39:51
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  • 随着数字信号处理技术的...首先介绍了DDS技术的基本工作原理和结构,然后用Verilog硬件编程语言实现了基于DDS的信号发生,在此基础上设计了一种基于DDS技术的多路线性调频信号,并给出了其仿真结果,验证了其正确性。
  • 介绍了直接数字频率合成(DDS)的基本原理和基于DDS技术的任意波形发生器的结构及工作方式,给出了任意波形发生器各组成电路的设计方案以及DDS通道的FPGA实现方法。
  • DDS原理的通俗解释

    2020-09-20 11:51:46
    DDS原理的通俗解释 DDS DDS是直接数字式频率合成器(Direct Digital Synthesizer)英文缩写,是一项关键数字化技术。与传统频率合成器相比,DDS具有低成本、低功耗、高分辨率和快速转换时间等优点,广泛使用...

    DDS原理的通俗解释

    1. DDS
      DDS是直接数字式频率合成器(Direct Digital Synthesizer)的英文缩写,是一项关键的数字化技术。与传统的频率合成器相比,DDS具有低成本、低功耗、高分辨率和快速转换时间等优点,广泛使用在电信与电子仪器领域,是实现设备全数字化的一个关键技术。

    2. DDS原理
      2.1. 解释一
      随着数字技术在仪器仪表和通信系统中的广泛使用,可从参考频率源产生多个频率的数字控制方法诞生了,即直接数字频率合成(DDS)。其基本架构如图1所示。该简化模型采用一个稳定时钟来驱动存储正弦波(或其它任意波形)一个或多个整数周期的可编程只读存储器(PROM)。随着地址计数器逐步执行每个存储器位置,每个位置相应的信号数字幅度会驱动DAC,进而产生模拟输出信号。最终模拟输出信号的频谱纯度主要取决于DAC.相位噪声主要来自参考时钟。
      在这里插入图片描述

                                        图1 DDS原理图
      

      相位控制字可以控制初相。频率控制字控制每次相位的步进,进而控制产生信号的频率。
      系统的核心是相位累加器,其内容会在每个时钟周期更新。相位累加器每次更新时,存储在相位寄存器中的数字字M就会累加至相位寄存器中的数字。假设相位寄存器中的数字为00…01,相位累加器中的初始内容为00…00.相位累加器每个时钟周期都会按00…01更新。如果累加器为32位宽,则在相位累加器返回至00…00前需要232(超过40亿)个时钟周期,周期会不断重复。
      相位累加器的截断输出用作正弦(或余弦)查找表的地址。查找表中的每个地址均对应正弦波的从0°到360°的一个相位点。查找表包括一个完整正弦波周期的相应数字幅度信息。(实际上,只需要90°的数据,因为两个MSB(最高有效位,most significant bit,MSB)中包含了正交数据)。因此,查找表可将相位累加器的相位信息映射至数字幅度字,进而驱动DAC,图 2用图形化的“相位轮”显示了这一情况。
      考虑n = 32,M = 1的情况。相位累加器会逐步执行232个可能的输出中的每一个,直至溢出并重新开始。相应的输出正弦波频率等于输入时钟频率232分频。若M=2,相位累加器寄存器就会以两倍的速度“滚动”计算,输出频率也会增加一倍。以上内容可总结如下:
      在这里插入图片描述

                                     图 2数字相位轮
      

      n位相位累加器(大多数DDS系统中,n的范围通常为24至32)存在2n个可能的相位点。相位寄存器中的数字字M代表相位累加器每个时钟周期增加的数量。如果时钟频率为fc,则输出正弦波频率计算公式为:
      f 0 = M*fc/2^n
      该公式称为DDS“调谐公式”。注意,系统的频率分辨率等于fc/2n。n = 32时,分辨率超过40亿分之一!在实际DDS系统中,溢出相位寄存器的位不会进入查找表,而是会被截断,只留下前13至15个MSB。这样可以减小查找表的大小,而且不会影响频率分辨率。相位截断只会给最终输出增加少量可接受的相位噪声。(参见图 3)。
      在这里插入图片描述

      图 3计算得出的输出频谱显示15位相位截断时90 dB SFDR
      DAC的分辨率通常比查找表的宽度少2至4位。即便是完美的N位DAC,也会增加输出的量化噪声。图4显示的是32位相位累加器15位相位截断时计算得出的输出频谱。选择M值后,输出频率会从0.25倍时钟频率开始稍有偏移。注意,相位截断和有限DAC分辨率产生的杂散都至少比满量程输出低90 dB。这一性能远远超出了任何商用12位DAC,足以满足大多数应用的需求。
      显然,相位累加器的位宽 n 越大,频率分辨率就越高。为了完成相位到幅度的转换,转换器(ROM)是必不可少的。随着n 的增大,ROM 的大小是指数增加的,这将会耗用大量资源,有时甚至是不能实现的。在实际的 DDS 中,往往截断相位累加器的输出,取其高 p 位作为 ROM 的输入,则相位截断 B=n -p 。
      在这里插入图片描述

                                 图 4相位截断的DDS模型
      

      上述基本DDS系统极为灵活,且具有高分辨率。只需改变M寄存器的内容,频率就可以立即改变,不会出现相位不连续。但是,实际DDS系统首先需要执行串行或字节加载序列,以将新的频率字载入内部缓冲寄存器,然后再载入M寄存器。这样就可以尽可能减少封装引脚数。新的频率字载入缓冲寄存器后,并行输出相位寄存器就会同步操作,从而同时改变所有位。加载相位缓冲寄存器所需的时钟周期数决定了输出频率的最大改变速率。
      2.2. 解释二
      若对一正弦波形进行采样,每周期为 m 个采样点,分别记为 1~m。 对应每次参考时钟 f c , 输出一个采样点,输出图中所示的一个周期的正弦,需要 m 个时钟周期,则输出的波形频率为 f a =f c/m。对于这种情况, 每次时钟到来时,相位累加器加 1 ,则就会在第 i 个时钟周期输出 第 i 个采样点( i = 1~m) ,第 m + 1 个时钟输出第 1 个采样点,以此循坏,这时的相位累加器实际上是步进为 1 的模 m 计数器。 如果每次时钟到来时, 总是间隔一个采样点输出,即相位累加器的步进为2 ,这时在第 i 个周期输出第 2i 个采样点,输出波形如图 4波形 b,显然波 形 b 的频率是 a 的 2 倍,即 f b = 2 f a 。
      综上所述,如果相位累加器的步进为 B,则输出波形的频率为 B×f a ,f a 是最小的输出频率称为频率分辨率或步进间隔,B 为频率控制字。给定不同的频率控制字即可输出不同的频率。频率输出公式为: f 0 = fc/m* B。
      在这里插入图片描述

                                                     图 5输出波形
      

      在实际设计中,如果累加器长度为N ,则可以有2N 个存储单元存储采样数据,如果我们 对一个周期的波形进行2N 个点的采样,即m = 2N , 此时输出频率f o 和系统时钟频率f c,相位累加器长度N 以及频率控制字B的关系为:f0 = fc*B/2N 。为了使波形输出不失真,根据奈奎斯特定理,B最高为2 N - 1 。另外要提高DDS 的精度,就需要分母越大越好,即采样点的个数越多,越接近实际波形。但实际上不可能提供如此之多的存储空间,这就需要对采样点进行量化。如图 4(c)所示,如果量化单位为K,则前K 个点的值总是相同的,为采样值1 ,第二组K 个采样点的值为采样值2 ,以此类推,第i 组K 个采样点的值为采样值i ,共需要m/K个存储单元 来存储m/K个采样点。

    参考:
    [1]. http://m.elecfans.com/article/574959.html
    [2]. http://www.elecfans.com/news/dianzi/20171103574751.html
    [3]. https://www.sohu.com/a/204979496_467791
    [4]. https://www.bilibili.com/video/av99507362/
    [5]. 王顺岭. 基于FPGA的低杂散直接数字频率合成技术研究[D]. 电子科技大学.

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  • DDS架构基本原理  随着数字技术在仪器仪表和通信系统中广泛使用,可从参考频率源产生多个频率数字控制方法诞生了,即直接数字频率合成(DDS)。其基本架构如图1所示。该简化模型采用一个稳定时钟来驱动存储正弦...
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  • DDS原理与实现

    2021-02-09 11:28:02
    一、DDS基本原理 DDS(Direct Digital Synthesizer)即数字合成器,是一种新型频率合成技术,具有相对带宽大,频率转换时间短、分辨率高和相位连续性好等优点。较容易实现频率、相位以及幅度数控调制,广泛应用于...

    一、DDS基本原理

    DDS(Direct Digital Synthesizer)即数字合成器,是一种新型的频率合成技术,具有相对带宽大,频率转换时间短、分辨率高和相位连续性好等优点。较容易实现频率、相位以及幅度的数控调制,广泛应用于通信领域。
    DDS 的基本结构图如图所示:
    DDS基本结构图
    由图可以看出,DDS主要由相位累加器相位调制器波形数据表以及 D/A 转换器构成。
    其中相位累加器由 N 位加法器与 N 位寄存器构成。每个时钟周期的时钟上升沿,加法器就将频率控制字累加寄存器输出的相位数据相加,相加的结果又反馈至累加寄存器的数据输入端,以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样,相位累加器在时钟作用下,不断对频率控制字进行线性相位累加。即在每一个时钟脉冲输入时,相位累加器便把频率控制字累加一次。
    相位累加器输出的数据就是合成信号的相位。相位累加器的溢出频率,就是DDS输出的信号频率。相位累加器输出的数据,作为波形存储器的相位采样地址,这样就可以把存储在波形存储器里的波形采样值经查表找出,完成相位到幅度的转换。波形存储器的输出数据送到D/A转换器,由D/A转换器将数字信号转换成模拟信号输出。

    DDS 信号流程示意图如图所示:
    DDS 信号流程示意图
    这里相位累加器位数为N位(N的取值范围实际应用中一般为24~32),相当于把正弦信号在相位上的精度定义为N位,所以其分辨率为1/2N
    若DDS的时钟频率为Fclk,频率控制字fword为1,则输出频率为Fout=Fclk/2N,这个频率相当于“基频”。若fword为B,则输出频率为Fout= B×Fclk/2N
    从上式分析可得,当系统输入时钟频率Fclk不变时,输出信号频率由频率控制字B所决定,由上式可得:B=2N×Fout/Fclk。其中B为频率字且只能取整数。为了合理控制ROM的容量,此处选取ROM查询的地址时,可以采用截断式,即只取32位累加器的高M位。这里相位寄存器输出的位数一般取10~16 位。

    一个完整周期的正弦信号的波形总共有 33 个采样点,其中第 1 点和第
    33 点的值相同,第 33 点为下一个周期的起始点,因此,实际一个周期为 32 个采样点在这里插入图片描述
    若DAC芯片每1ms完成一次转换,则输出一个完整的正弦波形需要32ms,输出信号的频率为1000/32Hz。
    如果需要其16ms输出一个完整的波形,则每次输出的需要舍弃一半的点。我们可以选择输出(1、3、5、7……29、31)这些点,因为采用这些点,我们还是能够组成一个完整的周期的正弦信号,而输出时间缩短为一半,即频率提高了一倍,变为1000/16Hz。
    如果需要其64ms输出一个完整的波形,则只需要以此组数据为基础,每2ms 输出一个数据即可,例如第1ms和第2ms输出第一个点,第3ms和第4ms输出第二个点,以此类推,第63ms和第64ms输出第32个点,即可实现周期加倍,即频率减半的效果。使用该组波形数据输出频率为1000/64Hz的信号。

    对于相位的调整,只需要在每个取样点的序号上加上一个偏移量,便可实现相位的控制。例如,上面默认的是第1ms时输出第一个点的数据,假如我们现在在第1ms时从第9个点开始输出,则将相位左移了90°,这就是控制相位的原理。

    二、DDS仿真与调试

    1.制作波形数据存储器

    打开IP Catalog并编辑单口ROM
    在这里插入图片描述
    在这里插入图片描述
    选中包含有正弦信号信息的.mif文件。
    在这里插入图片描述

    2.编写DDS

    module DDS(
    	input Clk,			//系统时钟
    	input Rst_n,		//系统复位
    	input EN,			//DDS模块使能
    	input [31:0]Fword,	//频率控制字
    	input [11:0]Pword,	//相位控制字
    
    	output DA_Clk,		//DA数据输出时钟
    	output [9:0]DA_Data	//D输出输出A
    );
    	
    	reg [31:0]Fre_acc;	
    	reg [11:0]Rom_Addr;
    
    /*---------------相位累加器------------------*/	
    	always @(posedge Clk or negedge Rst_n)
    	if(!Rst_n)
    		Fre_acc <= 32'd0;
    	else if(!EN)
    		Fre_acc <= 32'd0;	
    	else 
    		Fre_acc <= Fre_acc + Fword;
    
    /*----------生成查找表地址---------------------*/		
    	always @(posedge Clk or negedge Rst_n)
    	if(!Rst_n)
    		Rom_Addr <= 12'd0;
    	else if(!EN)
    		Rom_Addr <= 12'd0;
    	else
    		Rom_Addr <= Fre_acc[31:20] + Pword;	
    
    /*----------例化查找表ROM-------*/		
    	ddsrom ddsrom(
    		.address(Rom_Addr),
    		.clock(Clk),
    		.q(DA_Data)
    	);
    
    /*----------输出DA时钟----------*/	
    	assign DA_Clk = (EN)?Clk:1'b1;
    
    endmodule
    

    3.编写testbench文件

    `timescale 1ns/1ps
    
    module DDS_tb;
    	reg 			Clk;		//系统时钟
    	reg 			Rst_n;	//系统复位
    	reg 			EN;		//DDS模块使能
    	reg [31:0]	Fword;	//频率控制字
    	reg [11:0]	Pword;	//相位控制字
    
    	wire 			DA_Clk;	//DA数据输出时钟
    	wire [9:0]	DA_Data;	//D输出输出A
    	
    	DDS DDS_module(
    		.Clk(Clk),			//系统时钟
    		.Rst_n(Rst_n),		//系统复位
    		.EN(EN),				//DDS模块使能
    		.Fword(Fword),		//频率控制字
    		.Pword(Pword),		//相位控制字
    
    		.DA_Clk(DA_Clk),	//DA数据输出时钟
    		.DA_Data(DA_Data)	//D输出输出A
    	);
    	
    	`define clk_period 20
    
    	initial	Clk <= 1'b1;
    	always #(`clk_period/2) Clk <= ~Clk;
    
    	initial begin
    		Rst_n = 1'b0;
    		EN = 1'b0;
    		Fword = 32'd0;
    		Pword = 12'd0;
    		
    		#(`clk_period*20)
    		Rst_n = 1'b1;
    		#(`clk_period*20)
    		EN = 1'b1;
    		Fword = 32'd5000;
    		#(`clk_period*2000000)
    		$stop;
    	end
    	
    endmodule
    

    4.仿真结果

    在这里插入图片描述
    这样一个DDS模块即设计完成,这里可以自行修改Pword的值进行观察波形相位是否发生相应变化。

    展开全文
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  • DDS原理简介(中文)

    2012-09-19 10:07:32
    文章介绍了DDA技术的基本原理,并加以实例解释说明,辅以仿真工具进行波形仿真验证

空空如也

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dds技术的基本原理