精华内容
下载资源
问答
  • DRC设计规则检查

    2020-12-04 09:32:48
    Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。 运行DRCs DRCs可以说是管脚规划中最严苛的一个步骤,DRCs会使用一套设计...

    在I/O和时钟规划之后,需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。


    运行DRCs

    DRCs可以说是管脚规划中最严苛的一个步骤,DRCs会使用一套设计检查项(通常称作rule deck),来检查当前设计是否违反这套规则。本文将以运行DRCs检查I/O端口和时钟逻辑为例。

    打开某一阶段的设计,点击Tools->Report->Report DRC,或在Flow Navigator中直接点击Report DRC,弹出如下窗口:
    这里写图片描述
    Results name规定了显示DRC结果的窗口名称;Output file可以选中一个保存DRC结果的文件。Rule Decks中选择用于DRCs的rule deck,一个rule deck便是一套设计规则。可以同时选择多个rule deck,同一个规则也可以包含在多个rule deck中。

    根据运行DRCs所处设计阶段的不同(RTL设计、综合后设计、实现后设计),可以选择的Vivado提供的rule deck如下:

    • default:Xilinx推荐的默认规则检查;
    • opt_checks:与逻辑优化相关的规则检查;
    • placer_checks:与布局相关的规则检查;
    • router_checks:与布线相关的规则检查;
    • bitstream_checks:与bit流生成相关的规则检查;
    • timing_checks:与时序约束相关的规则检查;
    • incr_eco_checks:与增量ECO设计修改的有效性相关的规则检查;
    • eco_checks:完成一个修改网表的ECO之后,与连通性和布局相关的规则检查。

    选择了rule deck之后,可以根据需要修改在Rules中使用的设计规则。运行DRCs的Tcl示例如下:

    report_drc -ruledecks default -file C:/Data/DRC_rpt1.txt
    • 1

    如果不想使用Vivado提供的rule deck,可以创建一个用户自定义的rule deck并添加到Rule Decks窗口中。该操作需要使用Tcl代码来完成,示例如下:

    
    create_drc_ruledeck ruledeck_1
    add_drc_checks -ruledeck ruledeck_1 [get_drc_checks {SYNTH-10 SYNTH-9 SYNTH-8 SYNTH-7 SYNTH-6 SYNTH-5 SYNTH-4}]
    • 1
    • 2
    • 3

    交互式DRCs

    在I/O布局过程中,Vivado IDE会运行一个基本的检查以确保合理的引脚分配,但是只有在实现后设计中的检查才能确保最终引脚分配完全合法。管脚布局时,交互式的I/O布局例行检查会报告常见的错误,这项功能可以在Package窗口或Device窗口的设置中通过Auto check I/O Placement复选框选择是否开启:
    这里写图片描述
    交互式DRCs的检查规则如下:

    • 阻止将高速收发器GTs的管脚赋值给噪声敏感的管脚;
    • 避免I/O标准违反设计规则;
    • 确保I/O标准不会用于不支持它们的I/O Bank;
    • 确保Bank没有不兼容的Vcc端口赋值;
    • 确保需要Vref端口的Bank有可自由使用的Vref管脚;
    • 确保全局时钟和局部时钟有合适的赋值;
    • 确保差分I/O端口设置在合适的管脚上;
    • 确保输出管脚不会布局在仅支持输入的管脚上/

    Vivado默认开启交互式DRCs功能(交互式指的是用户每执行操作后都运行相关检查),Xilinx也推荐始终开启这个功能。


    查看DRC违规信息

    如果找到了违规信息,会打开DRC窗口,如下所示:
    这里写图片描述
    违规信息根据严重性分为4个等级,图标显示为不同的颜色:

    • Advisory:提供设计过程中的普通状态和反馈;
    • Warning:约束和设置可能没有按设计者意图那样实现,设计结果进行了一些优化;
    • Critical warning:某些用户输入和约束将不会应用或没有遵守最佳做法(必须解决此类问题,否则会在生成bit流过程中升级为error);
    • Error:表明使设计结果不可用和没有设计者干涉软件无法自动解决的问题,会终止设计流程。

    违规信息所包含的内容一般比较长,可以单击选中,在Violation Properties窗口中更方便地查看信息(如果属性窗口没有打开,选中信息右键菜单中打开):
    这里写图片描述
    Details信息中给出了具体描述和解决方案,供设计者参考是否要修改设计。有的信息会包含一些蓝色链接,单击可以在其它窗口中交叉探测到产生违规的对象。


    报告Methodology

    在Vivado 2016.1之后的版本中,将部分DRC检查组合为一个新功能Report Methodology中,该功能运行一些简化的规则检查来验证设计(比如逻辑映射),遵从UltraFast设计方法。打开某一阶段设计后,在Flow Navigator中点击此功能:
    这里写图片描述
    如果有设计违规会显示在Methodology窗口,信息查看方式与DRC相同。最好的做法是在Elaborated Design阶段就运行该功能,可以帮助设计者在早期发现设计问题,节约开发成本。

    展开全文
  • Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。 运行DRCs DRCs可以说是管脚规划中最严苛的一个步骤,DRCs会使用一套...

    在I/O和时钟规划之后,需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。


    运行DRCs

    DRCs可以说是管脚规划中最严苛的一个步骤,DRCs会使用一套设计检查项(通常称作rule deck),来检查当前设计是否违反这套规则。本文将以运行DRCs检查I/O端口和时钟逻辑为例。

    打开某一阶段的设计,点击Tools->Report->Report DRC,或在Flow Navigator中直接点击Report DRC,弹出如下窗口:
    这里写图片描述
    Results name规定了显示DRC结果的窗口名称;Output file可以选中一个保存DRC结果的文件。Rule Decks中选择用于DRCs的rule deck,一个rule deck便是一套设计规则。可以同时选择多个rule deck,同一个规则也可以包含在多个rule deck中。

    根据运行DRCs所处设计阶段的不同(RTL设计、综合后设计、实现后设计),可以选择的Vivado提供的rule deck如下:

    • default:Xilinx推荐的默认规则检查;
    • opt_checks:与逻辑优化相关的规则检查;
    • placer_checks:与布局相关的规则检查;
    • router_checks:与布线相关的规则检查;
    • bitstream_checks:与bit流生成相关的规则检查;
    • timing_checks:与时序约束相关的规则检查;
    • incr_eco_checks:与增量ECO设计修改的有效性相关的规则检查;
    • eco_checks:完成一个修改网表的ECO之后,与连通性和布局相关的规则检查。

    选择了rule deck之后,可以根据需要修改在Rules中使用的设计规则。运行DRCs的Tcl示例如下:

    report_drc -ruledecks default -file C:/Data/DRC_rpt1.txt

    如果不想使用Vivado提供的rule deck,可以创建一个用户自定义的rule deck并添加到Rule Decks窗口中。该操作需要使用Tcl代码来完成,示例如下:

    
    create_drc_ruledeck ruledeck_1
    add_drc_checks -ruledeck ruledeck_1 [get_drc_checks {SYNTH-10 SYNTH-9 SYNTH-8 SYNTH-7 SYNTH-6 SYNTH-5 SYNTH-4}]

    交互式DRCs

    在I/O布局过程中,Vivado IDE会运行一个基本的检查以确保合理的引脚分配,但是只有在实现后设计中的检查才能确保最终引脚分配完全合法。管脚布局时,交互式的I/O布局例行检查会报告常见的错误,这项功能可以在Package窗口或Device窗口的设置中通过Auto check I/O Placement复选框选择是否开启:
    这里写图片描述
    交互式DRCs的检查规则如下:

    • 阻止将高速收发器GTs的管脚赋值给噪声敏感的管脚;
    • 避免I/O标准违反设计规则;
    • 确保I/O标准不会用于不支持它们的I/O Bank;
    • 确保Bank没有不兼容的Vcc端口赋值;
    • 确保需要Vref端口的Bank有可自由使用的Vref管脚;
    • 确保全局时钟和局部时钟有合适的赋值;
    • 确保差分I/O端口设置在合适的管脚上;
    • 确保输出管脚不会布局在仅支持输入的管脚上/

    Vivado默认开启交互式DRCs功能(交互式指的是用户每执行操作后都运行相关检查),Xilinx也推荐始终开启这个功能。


    查看DRC违规信息

    如果找到了违规信息,会打开DRC窗口,如下所示:
    这里写图片描述
    违规信息根据严重性分为4个等级,图标显示为不同的颜色:

    • Advisory:提供设计过程中的普通状态和反馈;
    • Warning:约束和设置可能没有按设计者意图那样实现,设计结果进行了一些优化;
    • Critical warning:某些用户输入和约束将不会应用或没有遵守最佳做法(必须解决此类问题,否则会在生成bit流过程中升级为error);
    • Error:表明使设计结果不可用和没有设计者干涉软件无法自动解决的问题,会终止设计流程。

    违规信息所包含的内容一般比较长,可以单击选中,在Violation Properties窗口中更方便地查看信息(如果属性窗口没有打开,选中信息右键菜单中打开):
    这里写图片描述
    Details信息中给出了具体描述和解决方案,供设计者参考是否要修改设计。有的信息会包含一些蓝色链接,单击可以在其它窗口中交叉探测到产生违规的对象。


    报告Methodology

    在Vivado 2016.1之后的版本中,将部分DRC检查组合为一个新功能Report Methodology中,该功能运行一些简化的规则检查来验证设计(比如逻辑映射),遵从UltraFast设计方法。打开某一阶段设计后,在Flow Navigator中点击此功能:
    这里写图片描述
    如果有设计违规会显示在Methodology窗口,信息查看方式与DRC相同。最好的做法是在Elaborated Design阶段就运行该功能,可以帮助设计者在早期发现设计问题,节约开发成本。

    展开全文
  • Candence电路设计DRC电气规则检查

    千次阅读 2019-01-17 14:44:04
    选中.dsn设计 点击 Design rules check 大概设置如下,可根据自己需要调整 1. 2. 3. 4.

    选中.dsn设计
    点击 Design rules check

    大概设置如下,可根据自己需要调整
    1.
    在这里插入图片描述
    2.
    在这里插入图片描述
    3.
    在这里插入图片描述
    4.
    在这里插入图片描述

    展开全文
  • 设计规则检查 (DRC) 是一项强大的自动功能,它可以检查设计逻辑和物理的完整性。检查是针对任何或所有启用的设计规则,并且可以在您设计时在线检查,并/或以批量的方式检查,这样结果会列在 消息 面板中,并生成一个...
  • PCB文件DRC检查规则

    2019-01-29 18:29:49
    Altium Designer中DRC检查规则,此规则适用于FBGA等高速电路设计
  • 遇到的问题:在设计好的PCB电路中,我们不能保证所有的线是否一次性全部布好,此时我们一般情况下需要设置电路的布线规则检查,以确保电路在布线的时候不会发生错误,下面我将向大家介绍设计规则检查的设置。...

    AD中PCB检查设计错误规则设置

    • 遇到的问题:在设计好的PCB电路中,我们不能保证所有的线是否一次性全部布好,此时我们一般情况下需要设置电路的布线规则检查,以确保电路在布线的时候不会发生错误,下面我将向大家介绍设计规则检查的设置。
    • 通过以下设置能保证绝大部分(%90)的用户的使用不会在这个问题上出错
      • 工具+设计规则检查(快捷键 T+D),进入后界面如下所示:
        在这里插入图片描述
      • 开始配置(勾选)项:
        • 第1步:
          在这里插入图片描述
          注:第一个界面默认是以上配置,如有问题,请自行修改到默认的参数
        • 第2步:
          在这里插入图片描述
        • 第3步:
          在这里插入图片描述
        • 第4步:
          在这里插入图片描述
        • 第5步:
          在这里插入图片描述
        • 第6步:
          在这里插入图片描述
        • 第7步:
          在这里插入图片描述
        • 第8步:
          在这里插入图片描述
        • 第9步:
          在这里插入图片描述
    • 最后:点击确定,运行DRC,即可确定布线是否有错误。
      欢迎大家评论,后续有需要会进行完善和修改 !!!
    展开全文
  • 本文简单阐述一种编写pcb设计规则检查器(DRC)系统方法。利用电路图生成工具得到PCB设计后,即可运行DRC以找到任何违反PCB设计规则故障。这些操作必须在后续处理开始之前完成,而且开发电路图生成工具开发商必须提供...
  • 本文阐述了一种编写pcb设计规则检查器(DRC)系统方法。利用电路图生成工具得到PCB设计后,即可运行DRC以找到任何违反设计规则故障。这些操作必须在后续处理开始之前完成,而且开发电路图生成工具开发商必须提供大多数...
  • 选中设计完成的DSN文件,选择Tool->Design Rule Check,弹出下面对话框,详解如下。 一、Design Rule Check对话框选项详解 Design Rules Options tab Set the scope, mode and type of design...
  • 1.工具——设计规则检查 2.运行DRC 3.如下图Q 其中Messages是错误列表可先隐藏 详细错误 不可忽略的错误 Net Antennae (Tolerance=0mil) (All) 天线(未连接完成的线)(严重错误不可出现) Clearance ...
  • 本文阐述了一种编写PCB设计规则检查器(DRC)系统方法。利用电路图生成工具得到PCB设计后,即可运行DRC以找到任何违反设计规则故障。这些操作必须在后续处理开始之前完成,而且开发电路图生成工具开发商必须提供大多数...
  • 本文简单阐述一种编写PCB设计规则检查器(DRC)系统方法。利用电路图生成工具得到PCB设计后,即可运行DRC以找到任何违反PCB设计规则故障。这些操作必须在后续处理开始之前完成,而且开发电路图生成工具开发商必须提供...
  • 本文阐述了一种编写PCB设计规则检查器(DRC)系统方法。利用电路图生成工具得到PCB设计后,即可运行DRC以找到任何违反设计规则故障。这些操作必须在后续处理开始之前完成,而且开发电路图生成工具开发商必须提供大多数...
  • 第六章 PCB 的 DRC 检查、... · 启动 DRC:菜单栏中的工具(Tools)- 设计规则检查(Design Rule Check),弹出设计规则检查器; · 检查电气规则:需要勾选 Rules To Check(待检查的规则)- Electrical(电...
  • 对于PCB设计工程师和小型团队而言,解决SI(信号完整性)和EMI...通过使用设计规则检查 (DRC),避免辐射测试失败或信号完整性相关故障等最终产品问题。本白皮书回顾了 SI/EMI 挑战的常见原因以及如何轻松应对这些挑战。
  • 为了尽量减小单板设计的串扰问题,PCB设计完成之后一般要对线间距3W规则进行规则检查。一般的处理方法是直接设置线与线的间距规则,但是这种方法的一个弊端是差分线间距(间距设置大小不满足3W规则的设置)也会DRC...
  • Altium Designer之DRC检查学习笔记

    千次阅读 2020-05-24 14:38:13
    Altium Designer(简称AD),是电子设计师设计、绘制PCB的常用的工具之一。...1:执行菜单命令“工具→设计规则检查(快捷键“TD”),Report Options(报告选择)一般按照系统默认的选项即可,如图1-1所示。 图1-1 .
  • AD18进行DRC检查显示警告

    千次阅读 2019-07-29 11:56:49
    AD18进行DRC检查显示警告:“ Design ...再次进行DRC检查,警告还在,可能是你设定的铺铜规则与这一块冲突,比如:安全间距不满足规则要求。解决方法:在设计一栏的规则里修改,修改好之后保存,就可以了。 ...
  • 当我们从版图文件中读取数据并生成我们基于角勾链的数据模式后,下一步就是在我们的版图上进行DRC设计规则检查),接下来让我们看一下magic是如何进行常用的DRC的。 DRC部分涉及的源码主要有以下几个源文件 drc.h ...
  • Allegro设计PCB文件的时候,进行DRC检查,如果报错:Package to Package Spacing ,是否会影响实际使用,实践经验表明不影响。 1、该规则是软件进行元器件间距检查时候用到的,安全距离取得很大,对于开发PCB人员来...
  • PCB设计规则

    千次阅读 2017-12-06 17:30:41
    2:确定板子形状,元器件布局,设置规则,手动布线,补泪滴,敷铜,DRC检查,调整丝印层字符,1:1打印确认。 常用规则:1mil=0.0254mm 1:设间距clearance 一般为10mil/0.254mm(嘉立创最小间距为6mil/0.1524mm)...
  • AD10检查规则

    千次阅读 2018-03-17 15:30:22
    设计规则检查->运行DRC,(之后可能会弹出错误的窗口,直接关闭即可)2、点击右下角的PCB -> PCB Rules And Violations,之后再列表框里可以选择要查看的类型,Short-Circuit Constraint(查看有没有...
  • Hyperlynx_DRC_6.1.part2

    2018-01-09 15:46:41
    HyperLynx DRC 是一款电气设计规则检查器,可用于高效地审核与电气性能相关的布局设计。 这款检查器能够自动执行检查流程, 避免了人工检验可能出现的错误。它将分析时间从数小时或数天缩短至几分钟, 并且提供准确...
  • Hyperlynx_DRC_6.1.part1

    2018-01-09 15:45:23
    HyperLynx DRC 是一款电气设计规则检查器,可用于高效地审核与电气性能相关的布局设计。 这款检查器能够自动执行检查流程, 避免了人工检验可能出现的错误。它将分析时间从数小时或数天缩短至几分钟, 并且提供准确...
  • Hyperlynx_DRC_6.1.part3

    2018-01-09 15:48:12
    HyperLynx DRC 是一款电气设计规则检查器,可用于高效地审核与电气性能相关的布局设计。 这款检查器能够自动执行检查流程, 避免了人工检验可能出现的错误。它将分析时间从数小时或数天缩短至几分钟, 并且提供准确...
  • 为了尽量减小单板设计的串扰问题,PCB设计完成之后一般要对线间距3W规则进行一次规则检查。 一般的处理方法是直接设置线与线的间距规则,但是这种方法的一个弊端是差分线间距(间距设置大小不满足3W规则的设置)也会...

空空如也

空空如也

1 2 3 4 5 6
收藏数 112
精华内容 44
关键字:

drc设计规则检查