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  • D触发器

    千次阅读 2010-10-27 21:37:00
    D触发器简介   边沿D 触发器 电平触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一...

    D触发器

    简介

      
      

      

    边沿D 触发器

      电平触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

    电路结构

      该触发器由6个与非门组成,其中G1和G2构成基本RS触发器。

    工作原理
      SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=0且RD=1时,不论输入端D为何种状态,都会使Q=1,Q非=0,即触发器置1;当SD=1且RD=0时,触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下:
      1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D非,Q6=Q5非=D。

      

     

     

     

     

     

     

     

     

     

     

     

    D触发器原理

    2.当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D,Q4=Q6非=D非。由基本RS触发器的逻辑功能可知,Q=Q3=D。
      3.触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述

    特征

    1.特征表

      
    2.特征方程
      Qn+1=D

    3.时序图

      
      

    波形图(CP,D,Q)

    脉冲特性

      1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后,要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达,而且建立时间应满足: tset≥2tpd。
      2.保持时间:由图7.8.1可知,为实现边沿触发,应保证CP=1期间门G5的输出状态不变,不受D端状态变化的影响。为此,在D=0的情况下,当CP上升沿到达以后还要等门G3输出的低电平返回到门G5的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下,由于CP上升沿到达后G4的输出将G3封锁,所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。
      3.传输延迟时间:由图7.8.3不难推算出,从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd
      

    D触发器

    4.最高时钟频率:为保证由门G1~G4组成的同步RS触发器能可靠地翻转,CP高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立,CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和,即时钟信号低电平的宽度tWL≥tset+tpd,因此得到:
      最后说明一点,在实际集成触发器中,每个门传输时间是不同的,并且作了不同形式的简化,因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。
      z 在考虑建立保持时间时,应该考虑时钟树向后偏斜的情况,在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时,最大延迟用来检查建立时间,最小延时用来检查保持时间。
      

    D触发器

    z 建立时间的约束和时钟周期有关,当系统在高频时钟下无法工作时,降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数,如果设计不合理,使得布局布线工具无法布出高质量的时钟树,那么无论如何调整时钟频率也无法达到要求,只有对所设计系统作较大改动才有可能正常工作,导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中,时钟树的偏斜几乎可以不考虑,因此保持时间通常都是满足的。

    VHDL语言设计
      使用VHDL语言设计D触发器
      LIBRARY ieee;
      USE ieee.std_logic_1164.all;
      ENTITY dflipflop IS
      PORT (D,C : IN STD_LOGIC;
      Q : OUT STD_LOGIC);
      END dflipflop;
      ARCHITECTURE Behavior OF dflipflop IS
      BEGIN
      PROCESS( C )
      BEGIN
      IF C'EVENT AND C='1' THEN
      Q<=D;
      END IF;
      END PROCESS;
      END Behavior;
      使用Verilog HDL语言实现D触发器(带R、S端)
      //门级
      module cfq(s,r,d,clk,q,qbar);
      input s,r,d,clk;
      output q,qbar;
      wire na1,na2,na3,na4;
      nand
      nand1(na1,s,na4,na2),
      nand2(na2,r,na1,clk),
      nand3(na3,na2,clk,na4),
      nand4(na4,na3,r,d),
      nand5(q,s,na2,qbar),
      nand6(qbar,q,r,na3);
      endmodule
      或
      //行为级
      module dff_rs_async(clk,r,s,d,q);
      input clk,r,s,d;
      output q;
      reg q;
      always@(posedge clk or posedge r or posedge s)
      begin
      if(r) q<=1'b0;
      else if(s) q<=1'b1;
      else q<=d;
      end
      endmodule
      d触发器芯片有: 74HC74 74LS90 双D触发器74LS74
      
      74LS364八D触发器(三态)
      7474、74 H74、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74双D型正沿触发器(带预置和清除端)
      74174、74LS174、74F174、74ALS174、74S174、74HC174、74C174 六D型触发器(带清除端)
      74175、74LS175、74F175、74ALS175、74S175、74HC175、74C175 四D型触发器(带清除端)
      74273、74LS273、74S273、74F273、74ALS273、74HC273 八D型触发器(带清除端)
      74LS377、74F377、74S3777 八D 触发器
      74LS378、74F378、74S378、74HC378 六D 触发器
      74LS379、74F379、74S379、74HC379八D 触发器
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  • D触发器的建立时间和保持时间原理

    千次阅读 2020-05-28 10:59:54
    大家都知道D触发器需要建立时间和保持时间,它们的含义大家也清楚,但是为什么需要建立时间Tsu和保持时间Th?下图展示了一般D触发器的内部结构 具体的分析有兴趣可以慢慢分析,不是很难。主要说一下大概:默认SD,...

    大家都知道D触发器需要建立时间和保持时间,它们的含义大家也清楚,但是为什么需要建立时间Tsu和保持时间Th?下图展示了一般D触发器的内部结构

    具体的分析有兴趣可以慢慢分析,不是很难。主要说一下大概:默认SD,RD信号为高,cp=0时,D信号作用于G5,G6两个与非门分别输出D和!D,当cp=1时,G5,G6的输出端数据经过G3,G4到达其输出端,然后根据RS触发器得到输出Q。其中当cp=1时,无论D信号怎么变化都不会影响G3,G3输出的结果。(这里假设忽略了门延时)。

    这样的话一个上升沿触发的D触发器就完成了。

    但是逻辑门的延时是不能忽略的,那么Tsu代表什么呢?代表了数据D到达G5,G6输出端的时间。我们假设Tsu为4ns,即数据D需要要cp=1时前4ns就要保持稳定,同时也代表了G5,G6最大的门延时是4ns。那么假如我们在cp=1前3ns改变我们的D值会怎样呢?那是不是当cp=1时,改变的D值还没用通过逻辑延时为4ns的门,也就是说此时G5,G6的数据还是cp=1前4ns的D值。也就是说明了当在建立时间以后改变输入数据是没有作用的。

    同样,Th代表了G5,G6的输出端口到G3,G4的输出端口的时间。前面分析我们知道如果不考虑延时,那么cp=1时,G5,G6的输出端口值会马上在G3,G4端口输出,且由于cp=1了,D数据的改变并不会影响G5,G6的输出结果从而保持数据的稳定。那么由于门延时的存在,cp=0时,G4,G3端口输出为1,当cp=1时,G3,G4的端口值并不能马上改变,这里我们假设Th=4,即需要4ns端口值才能变化,那么假如在这4ns中外部数据D发生了改变,由于此时G3,G4的输出端口依然为0(逻辑延时4ns),那么他们的反馈回路会造成G5,G6的输出端口值随着D的改变而改变,这样会导致G3,G4的数据随之改变从而造成输出数据的错误。

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  • D触发器说明建立时间和保持时间

    千次阅读 2019-03-27 10:30:05
    D触发器: 工作原理: ~SD和~RD为触发器的异步置0、置1端。它们不受时钟信号的控制,一旦有效,触发器马上被强迫置0或置1,正常工作时,~SD和~RD均处于高电平状态。 下面分析异步置0、置1输入无效时,电路的...

    原文:http://www.cnblogs.com/zhtxwd/archive/2011/12/31/2309176.html

    D触发器:

    工作原理:

    ~SD和~RD为触发器的异步置0、置1端。它们不受时钟信号的控制,一旦有效,触发器马上被强迫置0或置1,正常工作时,~SD和~RD均处于高电平状态。

    下面分析异步置0、置1输入无效时,电路的工作情况。

    1. 在CLK=0期间,触发器输出状态保持不变,因为当CLK=0时,门G4、G3的输出Q3、Q4都是高电平,由G1、G2组成的锁存器处于保持状态,因而触发器的输出Q和~Q保持不变。在此期间,由于Q3=1打开了门G5,Q4=1打开了门G6,所以Q6=~D,Q5=D,为CLK上升沿的到来建立了准备状态。

    2. 当CLK由0变为1时,触发器输出的新状态Qn+1=D。因为CLK由0变为1后,门G3、G4被打开,使得Q3=~D,Q4=D(需要注意,这里的D应是上升沿到来前一瞬间已经稳定下来的输入信号D)。若D=0,则输出状态置0,即Qn+1=0;若D=1,则输出状态置1,即Qn+1=1。所以触发器输出的新状态Qn+1=D。

    3. 在CLK=1期间,触发器输出状态保持不变。CLK刚从0变为1后,G6的另一个输入端Q4=D,那么,在CLK=1期间如果输入信号D变为~D,则G6的输出Q6一定变为1.Q6置1将不会使由G3和G5组成的RS锁存器的状态发生变化,即Q3=~D仍保持不变(这里因为由与非门组成的RS锁存器低电平为有效信号),而这时门G4的输出为D。这表明,在CLK=1期间,输入信号的改变,不能引起Q3和Q4的变化,因而触发器的输出状态仍然维持CLK上升沿到来时由原来输入信号D作用的结果,而CLK=1期间输入信号D的变化被阻塞掉了,故称此触发器为维持阻塞触发器。

     

    从上面的分析可以知道,输入信号D是在CLK=0的时刻,经过与G5和G6两个与非门的延迟Tsu之后才传输到Q5和Q6端的,然后再CLK跳变为1的时候被锁存到输出端的.
    我们假设Tsu=5ns,如果D输入信号在CLK跳变为1之前4ns(<5ns)的时候,才发生变化,那么在CLK跳变为1时,输入信号D还没有传输到Q5和Q6,SR锁存器锁存的将是D变化之前的数据。也就是说D输入信号只有在CLK跳变之前>Tsu的时间里准备好,触发器才能将数据锁存到Q输出端口,也就是所说的要保证信号的建立时间.

    在CLK跳变为1之后,Q5和Q6的信号要经过G3和G4两个与非门的延迟(Thd)才能传递到Q3和Q4,构成SR锁存器之前的D输入的阻塞,保证在CLK=1是输入数据变化不会影响锁存结果。
    我们假设Thd=5ns,如果D输入信号在CLK跳变为1之后5ns内发生跳变,因为此时Q3和Q4还没发生变化,均为’1’,Q5和Q6的状态将会发生跳变。在CLK=1的时刻,Q3和Q4跟随Q5、Q6的改变也发生跳变,末端SR锁存器的输出Q也发生跳变,造成输出结果不对。   也就是说在CLK跳变为1之后的Thd时间内,D信号不能发生变化,也就是所说的要保证信号的保持时间(Thd)。

    同样,复位信号的恢复时间和移除时间可以类似地分析。

     

     

     

     

     

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  • 除了钟控D触发器,钟控JK触发器也可以消除约束条件。 当CP=1时,SD和RD不可能同时为0。 J相当于S,实现置1功能,K相当于R,实现清零功能。 T触发器 将T触发器的T端接高电平,实现翻转功能,将CP作为输入信号,...

    除了钟控D触发器,钟控JK触发器也可以消除约束条件。
    当CP=1时,SD和RD不可能同时为0。
    在这里插入图片描述
    J相当于S,实现置1功能,K相当于R,实现清零功能。
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    T触发器
    在这里插入图片描述
    在这里插入图片描述
    将T触发器的T端接高电平,实现翻转功能,将CP作为输入信号,每来一次有效脉冲,触发器就会翻转一次,因此T‘触发器又叫计数触发器。
    在这里插入图片描述
    不同逻辑功能的触发器小结
    基本RS触发器–>加两个与非门与时钟信号,构成钟控RS触发器–>将输入端的连接方式改变,构成钟控D触发器和钟控JK触发器–>在钟控JK触发器的基础上, 改造出钟控T触发器。
    在这里插入图片描述

    在这里插入图片描述

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d触发器rd