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  • **触发器种类:**电平触发的SR 触发器、电平触发的D触发器 电平触发的动作特点: 只有当CLK变为有效电平时,触发器才能接受输入信号,并按照输入信号将触发器置成相应的状态。 在CLK=1的全部时间里...

    电平触发

    触发信号为有效电平(高或低)时,输入信号进入触发器电路,置触发器为相应状态。触发信号变为无效电平后,输入信号被封锁,触发器状态保持。
    状态随有效信号全过程改变。
    **触发器种类:**电平触发的SR 触发器、电平触发的D触发器
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    电平触发的动作特点:
    只有当CLK变为有效电平时,触发器才能接受输入信号,并按照输入信号将触发器置成相应的状态。
    在CLK=1的全部时间里S、R的变化都将引起触发器输出端的状态变化。
    如果CLK=1期间输入信号多次发生变化,则触发器的状态也会发生多次翻转。
    这降低了电路的抗干扰能力。
    在一个时钟脉冲周期里,触发器发生多次翻转的现象叫做空翻。
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    边沿触发

    为了提高触发器的可靠性,增强抗干扰能力,希望触发器的此台仅仅取决于CLK信号的下降沿(或上升沿)到达时刻输入信号的状态,而在此之前和之后输入状态的变化对触发器的状态没有影响。
    边沿触发指的是接收时钟脉冲CLK 的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CLK=l 及CLK=0 期间以及CLK非约定跳变到来时,触发器不接收数据的触发器。
    仅与该时刻的状态有关。
    触发器种类:
    用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器
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    边沿触发方式的触发特点:
    触发器的次态仅取决于时钟信号的上升沿(也称为正边沿)或下降沿(也称为负边沿)到达时输入的逻辑状态。而在以前和以后,输入信号的变化对触发器的输出状态没有影响。
    这一特点有效地提高了触发器的抗干扰能力,因而也提高了工作可靠性。
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    脉冲触发

    常用主从结构实现,即主、从触发器串联,触发信号反相。以正脉冲触发为例,当触发信号为高时,输入信号进入主触发器,置主触发器状态;触发器变低后,输入信号被封锁,主触发器状态保持,同时,从触发器的状态根据主触发器状态确定。
    信号只可能改变一次。
    触发器种类:
    主从SR触发器、主从JK触发器
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    脉冲触发的动作特点:
    1.触发器的翻转分两步动作。
    第一步,在CLK=1期间主触发器接收输入端信号,而从触发器不动;
    第二步,CLK下降沿到来时从触发器按照主触发器状态翻转,所以Q、Q’状态的变化发生在CLK的下降沿(若CLK以低电平为有效信号,则Q、Q’状态变化发生在CLK的上升沿)。
    2.因为主触发器本身是电平触发SR触发器,所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。
    脉冲触发和边沿触发的区别:
    脉冲触发的主从JK触发器,不能简单地以时钟下降沿时刻的 J、K 状态来判断 Qn+1 的状态,
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    如图,在时钟高电平期间,J、 K 的状态会改变有效时刻的逻辑关系,本来 J = K = 0 时,Q 是保持不变的。
    可见脉冲触发的主从触发器容易受到干扰,不是实用的触发器,只是教材上介绍触发器的发展史,或者说触发器的原理、结构的一部分内容,知道有这么一回事即可。
    资料整理来源于网络,侵删
    https://wenku.baidu.com/view/a179fd5b6d85ec3a87c24028915f804d2b1687ce.html
    http://www.doc88.com/p-5773421738240.html
    https://wenku.baidu.com/view/a36600aed0d233d4b04e691c.html
    https://blog.csdn.net/qq_40272342/article/details/92222062
    https://wenda.so.com/q/1502093212212410

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  • D触发器

    千次阅读 2010-10-27 21:37:00
    D触发器简介   边沿D 触发器 电平触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP 高电平期间... 工作原理 SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=

    D触发器

    简介

      
      

      

    边沿D 触发器

      电平触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

    电路结构

      该触发器由6个与非门组成,其中G1和G2构成基本RS触发器。

    工作原理
      SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=0且RD=1时,不论输入端D为何种状态,都会使Q=1,Q非=0,即触发器置1;当SD=1且RD=0时,触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下:
      1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D非,Q6=Q5非=D。

      

     

     

     

     

     

     

     

     

     

     

     

    D触发器原理

    2.当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D,Q4=Q6非=D非。由基本RS触发器的逻辑功能可知,Q=Q3=D。
      3.触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述

    特征

    1.特征表

      
    2.特征方程
      Qn+1=D

    3.时序图

      
      

    波形图(CP,D,Q)

    脉冲特性

      1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后,要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达,而且建立时间应满足: tset≥2tpd。
      2.保持时间:由图7.8.1可知,为实现边沿触发,应保证CP=1期间门G5的输出状态不变,不受D端状态变化的影响。为此,在D=0的情况下,当CP上升沿到达以后还要等门G3输出的低电平返回到门G5的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下,由于CP上升沿到达后G4的输出将G3封锁,所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。
      3.传输延迟时间:由图7.8.3不难推算出,从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd
      

    D触发器

    4.最高时钟频率:为保证由门G1~G4组成的同步RS触发器能可靠地翻转,CP高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立,CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和,即时钟信号低电平的宽度tWL≥tset+tpd,因此得到:
      最后说明一点,在实际集成触发器中,每个门传输时间是不同的,并且作了不同形式的简化,因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。
      z 在考虑建立保持时间时,应该考虑时钟树向后偏斜的情况,在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时,最大延迟用来检查建立时间,最小延时用来检查保持时间。
      

    D触发器

    z 建立时间的约束和时钟周期有关,当系统在高频时钟下无法工作时,降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数,如果设计不合理,使得布局布线工具无法布出高质量的时钟树,那么无论如何调整时钟频率也无法达到要求,只有对所设计系统作较大改动才有可能正常工作,导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中,时钟树的偏斜几乎可以不考虑,因此保持时间通常都是满足的。

    VHDL语言设计
      使用VHDL语言设计D触发器
      LIBRARY ieee;
      USE ieee.std_logic_1164.all;
      ENTITY dflipflop IS
      PORT (D,C : IN STD_LOGIC;
      Q : OUT STD_LOGIC);
      END dflipflop;
      ARCHITECTURE Behavior OF dflipflop IS
      BEGIN
      PROCESS( C )
      BEGIN
      IF C'EVENT AND C='1' THEN
      Q<=D;
      END IF;
      END PROCESS;
      END Behavior;
      使用Verilog HDL语言实现D触发器(带R、S端)
      //门级
      module cfq(s,r,d,clk,q,qbar);
      input s,r,d,clk;
      output q,qbar;
      wire na1,na2,na3,na4;
      nand
      nand1(na1,s,na4,na2),
      nand2(na2,r,na1,clk),
      nand3(na3,na2,clk,na4),
      nand4(na4,na3,r,d),
      nand5(q,s,na2,qbar),
      nand6(qbar,q,r,na3);
      endmodule
      或
      //行为级
      module dff_rs_async(clk,r,s,d,q);
      input clk,r,s,d;
      output q;
      reg q;
      always@(posedge clk or posedge r or posedge s)
      begin
      if(r) q<=1'b0;
      else if(s) q<=1'b1;
      else q<=d;
      end
      endmodule
      d触发器芯片有: 74HC74 74LS90 双D触发器74LS74
      
      74LS364八D触发器(三态)
      7474、74 H74、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74双D型正沿触发器(带预置和清除端)
      74174、74LS174、74F174、74ALS174、74S174、74HC174、74C174 六D型触发器(带清除端)
      74175、74LS175、74F175、74ALS175、74S175、74HC175、74C175 四D型触发器(带清除端)
      74273、74LS273、74S273、74F273、74ALS273、74HC273 八D型触发器(带清除端)
      74LS377、74F377、74S3777 八D 触发器
      74LS378、74F378、74S378、74HC378 六D 触发器
      74LS379、74F379、74S379、74HC379八D 触发器
    展开全文
  • Quartus-ll D触发器

    2021-04-07 23:28:05
    SET:置位信号,低电平有效 CLR:清除(重置)信号,低电平有效 当控制信号SET和CLR中存在低电平时,输出信号 Q n + 1 Q^{n+1}Q n+1 跟随CLR(清除信号) 当控制信号SET和CLR都为高电平时,如果CLK为

    一、D触发器简介
    D触发器是一种最简单的触发器,在触发边沿到来时,将输入端的值存入其中,并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间,D的跳转不会影响触发器存储的值,但是在脉冲边沿到来之前,输入端D必须有足够的建立时间,保证信号稳定。

    D:输入信号
    CLK:时钟信号
    SET:置位信号,低电平有效
    CLR:清除(重置)信号,低电平有效

    当控制信号SET和CLR中存在低电平时,输出信号 Q n + 1 Q^{n+1}Q
    n+1
    跟随CLR(清除信号)
    当控制信号SET和CLR都为高电平时,如果CLK为上升沿,输出信号 Q n + 1 Q^{n+1}Q
    n+1
    跟随D;如果CLK为除上升沿的其他状态,输出信号 Q n + 1 Q^{n+1}Q
    n+1
    状态保持不变,依旧为 Q n Q^nQ
    n
    时的状态
    D触发器是上升沿触发

    二、在 Quartus-II 中自己用门电路设计一个D触发器

    1. 创建一个工程文件

    如何新建一个工程文件,请参考:quartus II输入原理图及仿真步骤

    1. 新建一个波形文件

    ① 选择nand2,二个输入的与非门,依次添加四个nand2和一个非门not

    ② 通过工具栏上面输入输出工具,以及连线工具,设计出以下的电路图

    ③ 保存电路图

    ④ 编译原理图文件

    启动分析与综合,编译原理图文件

    rtl viewer,查看硬件电路图(Tools —> Netlist Viewers —> RTL Viewer)

    1. 创建vwm格式波形文件,输入激励源

    添加后,效果如下

    编辑输入Clk,产生时钟信号

    鼠标选择D,Q信号Q_n,,进行编辑

    1. 时序波形仿真

    运行时许仿真,可能会报如下错误:

    解决办法

    重新开始仿真

    三、在 Quartus-II 中直接调用一个D触发器电路

    1. 新建一个工程文件

    2. 新建一个波形文件

    添加D触发器(器件name为dff)

    1. 编译原理图

    编译后,查看硬件电路图如下:

    1. 创建vwm格式波形文件,并时许仿真

    编辑波形

    时序仿真

    四、在 Quartus-II用Verilog语言写一个D触发器

    1. 创建一个工程文件

    2. 编写Verilog文件

    添加如下内容:

    module dff(clk,clr,rst,d,q);//clr清0,rst复位
    input clk,clr,rst,d;
    output q;
    reg q;
    always@(posedge clk or posedge clr)
    begin
    if(clr1’b1)q<=1’b0;
    else if(rst
    1’b1)q<=1’b1;
    else q<=d;
    end
    endmodule
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    然后保存并编译

    1. 查看硬件电路图

    4.测试代码

    module test03_tb;
    reg clk,rst,clr,d;
    wire q;
    initial
    begin
    clk=1’b0;
    forever #10 clk=~clk;
    end
    initial
    begin
    clr=1’b0;
    rst=1’b0; d=1’b0;
    #10 rst=1’b1;clr=1’b0;d=1’b0;
    #10 rst=1’b1;clr=1’b1;d=1’b1;
    #10 rst=1’b0;clr=1’b0;d=1’b1;
    #20 d=1’b0;
    #20 d=1’b1;
    end
    test03 U1(.clk(clk),.clr(clr),.rst(rst),.d(d),.q(q));
    endmodule
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    具体仿真过程请参考:Modelsim SE版本的安装及使用方法

    1. 仿真结果

    五、参考🔗
    触发器详解——(一)D触发器
    Quartus-II13.1三种方式实现D触发器及时序仿真

    展开全文
  • D触发器的二分频电路

    千次阅读 2011-08-22 13:02:00
    有时真的要感慨一下自己电路学的够烂的,啥都不会...S 和R 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当S=1且R=0时,不论输入端D为何种状态,都会使Q=0,Q非=1,即触发器置0;当S=0且R=1时,...

    有时真的要感慨一下自己电路学的够烂的,啥都不会,做示波器要学习分频电路,学呗。。

     

    将D触发器的Q非端接到数据输入端D即可实现二分频,说白了就是CLK时钟信号的一个周期Q端电平反转一次,很好理解。

    S 和R 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当S=1且R=0时,不论输入端D为何种状态,都会使Q=0,Q非=1,即触发器置0;当S=0且R=1时,Q=1,Q非=0,触发器置1,S和R通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。

     

    今天也简单看看74系列芯片,也总结一下:

     

    1.74ls为TTL电平,74hc为CMOS电平

    2.TTL不能直接驱动CMOS电平,需要加上拉电阻,而CMOS可以直接驱动TTL

    3.TTL器件需5V供电才能工作,CMOS则为2-6V

    4.74系列为民用,54系列为军工产品

    展开全文
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  • 八路智能抢答器.ms14

    2020-07-02 23:12:50
    (1)抢答器按钮:改变输入的电平信号,低电平有效。 (2)优先编码电路:把输入的高低电平信号编码,74LS148优先编码器及8—3编码器,输出3位2进制数,以代表不同的低电平信号。 (3)锁存器:用的是D触发器,第四...
  • 数字二倍频电路

    千次阅读 2020-05-28 20:25:09
    clk_in为低电平D触发器为复位状态(即Q=0、Q#=1),这样Q#与clk_in经"同或门"后为低电平(异出为0),此时为初始稳定状态,如下图所示: 当t1时刻到来时:(并非稳定状态) clk_in时钟变为高电平,此时D触发器尚未...
  • 74LS273芯片介绍

    万次阅读 多人点赞 2018-11-23 19:20:07
     74LS273是8位数据/地址锁存器,它是一种...(1)1脚是复位/MR,低电平有效,当1脚是低电平时,输出脚2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)全部输出0,即全部复位。 (2...
  • 该中继器主要由D触发器、异或门和CAN收发器组成,其中D触发器用于控制电平信号传输,异或门用于产生D触发器翻转所需的脉冲信号,CAN收发器将数据接入CAN总线网络,从而实现CAN总线信号透明传输。仿真及试验结果表明...
  • 异步复位同步释放

    2015-07-23 14:59:42
    在设计中我们一般都采用异步复位的设计方法,但是对于异步复位而言(假设是低电平有效),如果我们的复位信号释放的时候,如果和时钟沿太接近了就会导致D触发器处于亚稳态。为了避免亚稳态的产生我们一般采用的复位...
  • 寄存器Verilog

    千次阅读 2010-07-29 14:36:00
    1。有异步清零端的n位寄存器:module regn(D,clk,reset,Q); parameter n=16; input [n-1] D;...reset) //复位端reset低电平有效 Q else Qendmodule2.D输入端有2选1多路器的D触发器:module mux
  • 74LS273与74LS373的区别

    万次阅读 2007-04-09 00:08:00
    一位网友在中华工控网上问的问题,我看没什么人回答,就整理了一下,给他回答了,并发到我的blog上74LS273 是 带...对273(1).1脚是复位CLR,低电平有效,当1脚是低电平时,输出脚2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)
  • (5)、触发器异步输入端为低电平有效时,如果异步输入端RD=1,SD=0,则触发器直接置成( )状态。 (6)、数字电路中,常用的脉冲波形产生电路是( )器。 (7)、A/DD/A转换器的转换精度指标,可采用( )和( ...
  • 计价器.pdsprj

    2019-12-15 11:26:01
    4.74LS273:是一种带清除功能的8D触发器, 1D~8D为数据输入端,1Q~8Q为数据输出端,正脉冲触发,低电平清除,常用作数据锁存器,地址锁存器。 D0~D7:出入; Q0~Q7:输出 第一脚WR:主清除端,低电平触发,即当...
  • 在选择元器件大小时,正脉冲有效宽度 2 个机器周期就可以有效的复位, 一般选择C3 为0.1uF 的独石电容,R1 为1K 的电阻,正脉冲有效宽度为: ln10*R1*C3=230>2,即可以该电路可以产生有效复位。 ( 3 ) 程序下载线...
  • 采用7SEG-MPX4-CC 八段数码管,总共有四个八段数码管,共阴极的方法,未选信号为低电平有效。数据接口与P2相连,P2.0~P2.7对应a~dp。未选信号与P3相连,P3.0~P3.3对应4~1. 仿真电灯一端与P0.0相连,另一端与5V的直流...

空空如也

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d触发器低电平有效