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  • 1.边沿D触发器具有接收并记忆信号的功能,又称为锁存器; 2.边沿D触发器属于脉冲触发方式; 3.边沿D触发器不存在约束条件和一次变化现象,抗干扰性能好,工作速度快
  • 目录一、D触发器简介二、Quartus-II 输入原理图及时序仿真2.1 创建工程参考资料 一、D触发器简介 D触发器是一个具有记忆功能的...功能表: D CLK Q QN 0 时钟上升沿 0 1 1 时钟上升沿 1 0 × 0 last Q las

    本文内容:
    1、在 Quartus-II 中自己用门电路设计一个D触发器,并进行仿真,时序波形验证;
    2、在 Quartus-II 中直接调用一个D触发器电路,进行仿真,时序波形验证,与2做比较;
    3、在 Quartus-II用Verilog语言写一个D触发器,进行仿真验证,与3做比较。

    一、D触发器简介

    • D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。
      在这里插入图片描述
    • D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中G1和G2构成基本RS触发器。

    功能表:

    D CLK Q QN
    0 时钟上升沿 0 1
    1 时钟上升沿 1 0
    × 0 last Q last QN
    × 1 last Q last QN

    时序图:
    在这里插入图片描述

    二、创建D触发器原理图并仿真

    2.1 新建工程

    • 【File】→【New Project Wizard…】。
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    • 点击【Next >】。
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    • 选择工程保存路径及工程名,然后点击【Next >】。
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    • 这里是添加已有的工程设计文件,不需要添加,点击【Next >】。
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    • 根据使用的 FPGA,进行选择芯片系列及类型,然后点击【Next >】。
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    • 保持 Simulation 为 < None >,然后点击【Next >】。
      在这里插入图片描述
    • 配置信息,点击【Finish】。
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    2.2 创建原理图文件

    • 【File】→【New…】。
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    • 选择【Block Diagram/Schematic File】,点击【OK】。
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    • 点击【插头图标】弹出工具窗口,搜索元件,然后在图纸上摆放:
      • 4 个 nand2 与非门;
      • 1 个 not 非门。
    • 如下图所示(Ctrl + 滚轮,可放大缩小):
      在这里插入图片描述
    • 添加两个输入管脚和两个输出管脚,双击 Pin Name 即可修改管脚名。
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    • 鼠标左键按住连接管脚即可,完整图如下:
      在这里插入图片描述
    • 保存电路图。
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    2.3 编译原理图文件

    • 启动分析与综合(全编译)。
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    • 查看硬件电路图:点击【Tools】→【Netlist Viewers】→【RTL Viewer】。
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    • 结果如下:
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    2.4 创建 VWF 文件

    • 点击【File】→【New】,选择【University Program VWF】。
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    • 选择【Edit】→【Insert】→【Insert Node or Bus…】。
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    • 点击【Node Finder…】,然后点击【List】会罗列出四个管脚,点击【>>】选择全部,然后点击【OK】,自动补全了【Name】,然后点击【OK】。
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    • 编辑输入 CLK,产生时钟信号。
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    • 选中要修改的区域,然后双击,修改为 1 ,再点击【OK】即可。
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    • 保存文件:【File】→【Save】。
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    2.5 波形仿真

    功能仿真:

    • 点击【功能仿真按钮——Run Functional Simulation】。
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    • 出现以下错误:
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    解决方法:

    • 点击【Tools】→【Lauch Simulation Library Compiler】。
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    • 选择工程目录下的 ...\simulation\qsim 文件夹,然后点击【Start Compilation】。
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    • 无错误,然后点击【Close】关闭窗口。
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    • 点击【功能仿真按钮——Run Functional Simulation】。
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    • 仿真结果如下(延迟了半个时钟周期):
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    时序仿真:

    • 主界面【Processing】→【Start】→【Start Fitter】。
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    • 点击【Start TimeQuest Timing Analyzer】。
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    • 返回 VMF 文件界面:点击【时序仿真按钮——Run Timing Simulation】。在这里插入图片描述
    • 仿真结果(延迟一个时钟周期):
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    三、调用D触发器并仿真

    3.1 新建工程

    • 同第二部分一样。

    3.2 创建原理图文件

    • 同第二部分一样。
    • 这时,不再画D触发器的内部结构了,而是直接调用D触发器,元件名:dff
      在这里插入图片描述
    • 再添加输入和输出管脚。
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    3.3 编译原理图文件

    • 同第二部分方法一样。
    • 先编译,再查看硬件电路图。
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    3.4 创建 VWF 文件

    • 方法同第二部分一样,

    3.5 波形仿真

    • 方法同第二部分一样,先编译一下,让它报错,再用解决方法。
    • 功能仿真(只有半个时钟周期的延迟):
      在这里插入图片描述
    • 时序仿真(有一个时钟周期的延迟):
      在这里插入图片描述
    • 相较于第二部分,来说,使用现有的D触发器会更加方便,绘图少,但是对于D触发器的内部结构来说不太清楚,最后仿真出来的结果也是一样的。

    四、用Verilog语言实现D触发器并仿真

    4.1 新建工程

    • 方法同上。

    4.2 编写Verilog文件

    • 【File】→【New】→【Verilog HDL File】。
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    • 复制粘贴如下代码:
    //dwave是文件名
    module dwave(d,clk,q);
        input d;
        input clk;
        output q;
    
        reg q;
    
        always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
        begin
            q <= d;//上升沿有效的时候,把d捕获到q
        end
    endmodule
    
    • 保存文件并编译。
      在这里插入图片描述

    4.3 使用Modelsim手动仿真

    • 打开 Modelsim 软件。
    • 具体步骤如下:
    • 在Quartus创建的工程文件夹下新建一个 tb 文件夹;
    • 点击【File】→【Change Directory】选择 tb 文件夹;
    • 创建新项目:【File】→【New】→【Project…】,编写工程名及选择路径;
      在这里插入图片描述
    • 添加现有文件:Add Existing File。
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    • 找到刚刚 Quatrus 编译生成的 .v 文件,再点击【OK】。
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    • 再创建一个新的文件。
      在这里插入图片描述
    • 然后关闭添加文件窗口界面。
    • 再双击刚刚新建的 wave_b.v 文件,添加如下代码:
    //测试代码
    `timescale 1ns / 1ns
    
    module dwave_tb;
        reg clk,d;
        wire q;
    
        dwave u1(.d(d),.clk(clk),.q(q));
    
        initial
        begin
            clk = 1;
            d <= 0;
            forever
            begin
                #60 d <= 1;//人为生成毛刺 
                #22 d <= 0;
                #2  d <= 1;
                #2  d <= 0;
                #16 d <= 0;//维持16ns的低电平,然后让它做周期性的循环
            end
        end
    
        always #20 clk <= ~clk;//半周期为20ns,全周期为40ns的一个信号
    endmodule
    
    • 然后保存。
    • 点击【编译】按钮,编译所有文件。
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    4.4 波形仿真

    • 点击【Simulate】→【Start Simulation…】。
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    • 找到 wave_b.v 文件所在的工程(看路径),取消勾选,点击【OK】。
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    • 右键点击工程名,再点击【Add Wave】。
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    • 设置运行时长,再点击旁边的运行按钮,即可出现仿真效果图。
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    • 相较于第三部分的步骤,这个部分用到了 Modelsim 软件,我个人觉得吧,这个软件略微麻烦了一点点,但也还好,最后出来的仿真效果也是和前面两个部分的相差无几。

    五、总结

    • 就我个人来说,使用 Quartus 与 Modelsim 软件来仿真电路,确实挺方便的,但是对于一窍不懂 Verilog 语言的人来说,使用原理图仿真会方便得多,如果对 Verilog 语言较懂的人来说,当遇到复杂繁杂的电路图时,会更加的方便。

    六、参考资料

    [1] Quartus-II13.1三种方式实现D触发器及时序仿真
    [2] D触发器_百度baike
    [3] quartus值时序仿真出错及解决

    展开全文
  • D触发器

    万次阅读 2017-02-05 17:29:38
    根据上面的电路符号和功能表不难看出,一个基本的D 触发器的工作原理为:当时钟信号的上升沿到来时,输入端口D 的数据将传递给输出端口Q 和输出端口Q。在此,输出端口Q 和输出端口Q 除了反相之外,其他特性都是相同...

    D触发器

    1.     一个基本的上升沿D触发器


    根据上面的电路符号和功能表不难看出,一个基本的D 触发器的工作原理为:当时钟信号的上升沿到来时,输入端口D 的数据将传递给输出端口Q 和输出端口Q。在此,输出端口Q 和输出端口Q 除了反相之外,其他特性都是相同的。

    程序如下:

    module D_flip_flop(

        input [1:0] d,

        input clk,

        output reg[1:0] q,

        output reg[1:0] qb

        );

          always @(posedge clk)            //时钟上升沿触发D触发器

                 begin

                        q<= d ;

                        qb<= ~d ;

                 end

    endmodule

    2.     同步复位的D 触发器

    在数字电路中,一种常见的带有同步复位控制端口的上升沿D 触发器的逻辑电路符号如图3.3所示,它的功能表如表3.2 所示。


    不难看出,只有在时钟信号的上升沿到来并且复位控制端口的信号有效时,D 触发器才进行复位操作,即将输出端口Q 的值置为逻辑0,而把输出端口Q 的值置为逻辑1。

    程序代码如下:

           module D_flip_flop_2(

        input [1:0] d,

        input clk,

        input reset,

        output reg [1:0] q,

        output reg [1:0] qb

        );

           always @ (posedge clk)           //时钟上升沿时触发D触发器

                  begin

                         if(!reset)             //reset为低电平时,D触发器置0

                                begin

                                       q<= 2'b00 ;

                                       qb<= 2'b11 ;

                                end

                         else                       //reset为高电平时,q=d, qb = ~d ;

                                begin

                                       q<= d ;

                                       qb<= ~d ;

                                end

                  end

    endmodule

    3.     异步复位的D 触发器

    常见的带有异步复位控制端口的上升沿D 触发器的逻辑电路符号如图3.4所示,它的功能表如表3.3 所示。不难看出,只要复位控制端口的信号有效,D 触发器就会立即进行复位操作。可见,这时的复位操作是与时钟信号无关的。


    程序代码如下:

           module D_flip_flop_3(

        input [1:0] d,

        input clk,

        input reset,

        output reg[1:0] q,

        output reg[1:0] qb

        );

           always @ (posedge clk ornegedge reset)         //时钟上升沿或reset下降沿时,触发D触发器

                  begin

                         if(!reset)       //reset为低电平时,D触发器置0

                                begin

                                       q<= 2'b00 ;

                                       qb<= 2'b11 ;

                                end

                         else             //reset为高电平时,D触发器处于工作状态

                                begin

                                       q<= d ;

                                       qb<= ~d ;

                                end

                  end

    endmodule

    4.     同步置位/复位的D 触发器

    带有同步置位/复位端口的上升沿D 触发器的逻辑电路符号如图3.5 所示,它的功能表如表3.4所示。不难看出,只有在时钟信号的上升沿到来并且同步置位/复位端口的信号有效时,D触发器才可以进行置位或者复位操作。


           程序代码如下:

    module D_flip_flop_4(

        input [1:0] d,

        input clk,

        input reset,

        input set,

        output reg[1:0] q,

        output reg[1:0] qb

        );

           always @ (posedge clk)           //时钟上升沿时,触发D触发器

                  begin

                         if(!set&& reset)       //set为低电平,reset为高电平时,D触发器置1

                                begin

                                       q<= 2'b11 ;

                                       qb<= 2'b00 ;

                                end

                         else if (set&& !reset)    //set为高电平,reset为低电平时,D触发器置0

                                begin

                                       q<= 2'b00 ;

                                       qb<= 2'b11 ;

                                end

                         else                     //D触发器正常工作

                                begin

                                       q<= d ;

                                       qb<= ~d ;

                                end

                  end

    endmodule

    展开全文
  • 74LS273 八D触发器 功能介绍

    千次阅读 2017-12-06 13:40:07
    74LS273 功能介绍 码文不易,如果帮助到您,希望您可以帮我刷一下点击量,与您无害,与我... 工作环境 win10家庭版 ...功能表 相关资料 码文不易,如果帮助到您,希望您可以帮我刷一下点击量,与您无...

    74LS273 功能介绍

    码文不易,如果帮助到您,希望您可以帮我刷一下点击量,与您无害,与我有益谢谢 支持原创

    工作环境

    • win10家庭版
    • QuartusII13.0

    目录

    码文不易,如果帮助到您,希望您可以帮我刷一下点击量,与您无害,与我有益谢谢 支持原创

    功能介绍

    简介

      触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。百度百科-D触发器

    引脚介绍

    74LS273截图
    74LS273芯片总共有18个引脚。

    数据引脚

    • 8个数据输入端,D1、D2、D3、D4、D5、D6、D7、D8,(其中D8是高位)。
    • 8个输出端Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8,以8位二进制形式输出运算的结果。

    控制引脚

    • CLRN清零端
    • CLK时钟

    功能表

    /CLRN D CLK Q
    L X X lastQ
    H L 上升沿 L
    H H
    H H lastQ
    L lastQ
    L H lastQ
    L lastQ

    相关资料

    1. 百度百科-D触发器


    码文不易,如果帮助到您,希望您可以帮我刷一下点击量,与您无害,与我有益谢谢 支持原创

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  • vivado实现异步复位的D触发器

    千次阅读 2019-06-30 22:11:42
    异步复位的D触发器功能 常见的带有异步复位控制端口的上升沿 D 触发器的功能表如下表所示。不难看出,只要复位控制端口的信号有效,D 触发器就会立即进行复位操作。可见,这时的复位操作是与时钟信号无关的。 ...

    vivado实现异步复位的D触发器

    异步复位的D触发器功能

    常见的带有异步复位控制端口的上升沿 D 触发器的功能表如下表所示。不难看出,只要复位控制端口的信号有效,D 触发器就会立即进行复位操作。可见,这时的复位操作是与时钟信号无关的。
    在这里插入图片描述
    在这里插入图片描述

    Verilog代码实现异步复位的D触发器

    module async_rddf(clk,reset,d,q,qb);
    input clk,reset,d;
    output q,qb;
    reg q,qb;
    always @(posedge clk or negedge reset)
    		begin if(!reset) begin
    			q<=0;
    			qb<=1;
    		end
    		else 
    		begin
    			q<=d;
    			qb<=~d;
    		end 
    	end
    endmodule
    
    展开全文
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  • (1)列状态: (2)列状态激励: (3)根据状态激励求状态激励方程和输出方程: (4)检查电路自启动功能: (电路源文件在我的资源中可以找到, 欢迎大家下载访问) ...
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    2020-12-18 23:09:52
    集成施密特触发器【CC40106】逻辑符号功能表工作原理内部电路3. 应用(1) 波形转换(2) 波形的整形与抗干扰(3) 幅度鉴别 工作特点: 电路属于电平触发。 当电路输出状态变换时,输出电压波形的边沿和陡直。 1. 用门...
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    2017-02-13 16:50:00
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    2020-12-07 08:01:47
    图4.3.4 D触发器的状态转换图  特性实际上是一种特殊的真值,它对触发器的描述十分具体。这种真值的输入变量(自变量)除了数据输入外,还有触发器的初态,而输出变量(因变量)则是触发器的次态。特性方程...
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    2020-02-11 21:27:23
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空空如也

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d触发器功能表