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  • 在学习verilog之前,我们先学习一下D触发器以及它的代码。
  • D触发器波形、代码

    千次阅读 2019-03-31 09:43:04
    注:可以把D触发器视为一个具有四个管脚的元器件,一个always对应一个D触发器。 注:先有上升沿,才有信号变化。即,信号变化发生在上升沿之后一点点。

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    注:可以把D触发器视为一个具有四个管脚的元器件,一个always对应一个D触发器。

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    注:先有上升沿,才有信号变化。即,信号变化发生在上升沿之后一点点。

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  • 在学习verilog之前,我们先学习一下D触发器以及它的代码。 FPGA的设计基础是数字电路,因此很多同学会认为我们要先学好数字电路之后,才学习FPGA。但是,数字电路教材的内容很多.例如:JK触发器、RS触发器、真值表...

    在学习verilog之前,我们先学习一下D触发器以及它的代码。

    FPGA的设计基础是数字电路,因此很多同学会认为我们要先学好数字电路之后,才学习FPGA。但是,数字电路教材的内容很多.例如:JK触发器、RS触发器、真值表、卡诺图等。但是,这里的很多内容其实已经过时了。此外,对于FPGA的学习来讲,我们只用到了其中很少很少的一部分内容。如果没有数字电路的基础,我们建议就看一部分,知道D触发器就够了。

    那么D触发器是什么样子的呢?

     

     

    这个就是D触发器的示意图。其中,clk为时钟,rst_n为复位,d为输入,q为输出。这个功能非常简单,复位有效的时候,这个q的值你可以认为是0。如果复位无效的时候,那么在时钟上升沿的时候,就把d的值给了q。就是这么简单,记住这个动作,先有时钟上升沿,再有把d的值给了q。这就意味着,时钟上升沿的时候q的值还是没变的。只有时钟上升沿之后,q的值才变化。这是一个很重要的概念,也就是说先有时钟上升沿才有q的变化。如果下一个时钟上升沿没有到来,那么q的值就保持不变。因此,q的值是在时钟上升沿之后一点点变化。这就是D触发器,我们所有的FPGA电路都是基于这个结构来进行设计的。就是这么简单,诸如JK触发器、RS触发器之类完全不需用到。我们就用最简单的结果来进行设计。有些同学会问为什么如此简单就足以进行设计呢?其实我们要做一个系统,一个稳定的系统,一定是从一个最简单的结构搭建起来的,而不会是一个很复杂的结构,因此我们FPGA电路里面就是利用D触发器的稳定性,把它搭建起来的。

    那么D触发器所对应的波形图是怎么样的呢?

     

     

    这个是波形图,你可以看一看q,它都是在时钟上升沿之后变化的,在第2个时钟上升沿,看到d的值为0,那么q就输出0,q的值就保持不变了直到下一个时钟上升沿的到来。

    下一个时钟上升沿d的值为1,那么q就输出1,如此类推。这就是我们d触发器的功能,非常非常地简单。

    那么这个D触发器在FPGA里面用verilog代码怎么描述呢?

     

     

    其实就是这样的代码,可以看出来,这个代码跟这个D触发器是完全一样的,描述的就是D触发器。怎么讲,可以分析一下这个代码:

    1····总是(always)在时钟(clk)上升沿(posedge)的时候或者下降沿(negedge)复位(rst_n)的时候执行2~8的代码,如果不满足则q的值不变。

    2····如果是复位就执行3的代码;

    3····q就等于0;

    5····如果不是复位,而是时钟上升沿就执行6的代码;

    6····将d的值给了q;

    这个代码描述的就是一个D触发器,一个always就生成了一个D触发器。你可以认为D触发器就是我们电路上的一个元件。

    总结要点:

    1. q的值只有在时钟上升沿才变化。

    2. 时钟上升沿时,将d的值赋给q。即先有上升沿,才有信号变化。

    为什么强调先有上升沿,才有信号变化呢?有什么用呢?例如:

     

     

    明德扬的波形,默认的情况下都是同步信号,这意味着en和dout都是由D触发器产生的。

    因此信号的变化,都是在时钟上升沿之后才开始的,en也是在时钟上升沿之后一点点才变化的;

    在2的上升沿这个点上看到en的值是0的,因为en还没变化;

    而在3的上升沿这个点上看到en的值是1,dout的值是0;

    最后,在10的上升沿这个点上看到dout的值是1。

     

    转载于:https://www.cnblogs.com/zhazhaxiang/p/10892128.html

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  • 1.边沿D触发器具有接收并记忆信号的功能,又称为锁存器; 2.边沿D触发器属于脉冲触发方式; 3.边沿D触发器不存在约束条件和一次变化现象,抗干扰性能好,工作速度快
  • 在学习verilog之前,我们先学习一下D触发器以及它的代码。 FPGA的设计基础是数字电路,因此很多同学会认为我们要先学好数字电路之后,才学习FPGA。但是,数字电路教材的内容很多.例如:JK触发器、RS触发器、真值表...

    在学习verilog之前,我们先学习一下D触发器以及它的代码。

    FPGA的设计基础是数字电路,因此很多同学会认为我们要先学好数字电路之后,才学习FPGA。但是,数字电路教材的内容很多.例如:JK触发器、RS触发器、真值表、卡诺图等。但是,这里的很多内容其实已经过时了。此外,对于FPGA的学习来讲,我们只用到了其中很少很少的一部分内容。如果没有数字电路的基础,我们建议就看一部分,知道D触发器就够了。

    那么D触发器是什么样子的呢?

    这个就是D触发器的示意图。其中,clk为时钟,rst_n为复位,d为输入,q为输出。这个功能非常简单,复位有效的时候,这个q的值你可以认为是0。如果复位无效的时候,那么在时钟上升沿的时候,就把d的值给了q。就是这么简单,记住这个动作,先有时钟上升沿,再有把d的值给了q。这就意味着,时钟上升沿的时候q的值还是没变的。只有时钟上升沿之后,q的值才变化。这是一个很重要的概念,也就是说先有时钟上升沿才有q的变化。如果下一个时钟上升沿没有到来,那么q的值就保持不变。因此,q的值是在时钟上升沿之后一点点变化。这就是D触发器,我们所有的FPGA电路都是基于这个结构来进行设计的。就是这么简单,诸如JK触发器、RS触发器之类完全不需用到。我们就用最简单的结果来进行设计。有些同学会问为什么如此简单就足以进行设计呢?其实我们要做一个系统,一个稳定的系统,一定是从一个最简单的结构搭建起来的,而不会是一个很复杂的结构,因此我们FPGA电路里面就是利用D触发器的稳定性,把它搭建起来的。

    那么D触发器所对应的波形图是怎么样的呢?

    这个是波形图,你可以看一看q,它都是在时钟上升沿之后变化的,在第2个时钟上升沿,看到d的值为0,那么q就输出0,q的值就保持不变了直到下一个时钟上升沿的到来。下一个时钟上升沿d的值为1,那么q就输出1,如此类推。这就是我们d触发器的功能,非常非常地简单。

    那么这个D触发器在FPGA里面用verilog代码怎么描述呢?

    其实就是这样的代码,可以看出来,这个代码跟这个D触发器是完全一样的,描述的就是D触发器。怎么讲,可以分析一下这个代码:

    1····总是(always)在时钟(clk)上升沿(posedge)的时候或者下降沿(negedge)复位(rst_n)的时候执行2~8的代码,如果不满足则q的值不变。

    2····如果是复位就执行3的代码;

    3····q就等于0;

    5····如果不是复位,而是时钟上升沿就执行6的代码;

    6····将d的值给了q;

    这个代码描述的就是一个D触发器,一个always就生成了一个D触发器。你可以认为D触发器就是我们电路上的一个元件。

    总结要点:

    1. q的值只有在时钟上升沿才变化。

    2. 时钟上升沿时,将d的值赋给q。即先有上升沿,才有信号变化。

    为什么强调先有上升沿,才有信号变化呢?有什么用呢?例如:

    明德扬的波形,默认的情况下都是同步信号,这意味着en和dout都是由D触发器产生的。因此信号的变化,都是在时钟上升沿之后才开始的,en也是在时钟上升沿之后一点点才变化的;在2的上升沿这个点上看到en的值是0的,因为en还没变化;而在3的上升沿这个点上看到en的值是1,dout的值是0;最后,在10的上升沿这个点上看到dout的值是1。

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  • 01 D触发器及代码.pdf

    2020-10-29 06:19:48
    D触发器及代码 主讲人 潘老师 D触发器波形代码 d q D clk rst_n 总结要点 1. 时钟上升沿才变化 2. 时钟上升沿时将D的值赋给Q 即先有上升沿才有信号变化 1 2 3 4 5 6 7 8 9 10 11 12 13 14 clk en dout TimeGen ...
  • 由于quartus的D触发器没有Q反端,得手动在Q端接反相器输出,题目来源于课本,写出状态方程画出波形 最开始我连这道题都是抄答案的,深刻反省自己。quartus里时钟上升沿触发,加个反相器改为下降沿触发 ...
    • 由于quartus的D触发器没有Q反端,得手动在Q端接反相器输出,题目来源于课本,写出状态方程画出波形

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    • 最开始我连这道题都是抄答案的,深刻反省自己。quartus里时钟上升沿触发,加个反相器改为下降沿触发
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  • 文章目录一、D触发器简介二、门电路设计1. 创建一个工程文件2.创建工程2.1【File】→【New Project Wizard…】2.2 点击【Next >】2.3选择芯片EP4CE10F17C8,Next2.4 Finish 一、D触发器简介 D触发器是一种最简单...
  • Quartus使用基础——D触发器仿真与时序波形验证一、D触发器——门电路设计1.1 新建文件夹1.2 创建工程1.3 门电路设计D触发器二、D触发器——直接调用三、D触发器——Verilog语言四、参考资料 一、D触发器——门电路...
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  • D触发器输出

    2020-08-03 19:47:51
    其次在cnt为3时,3传输回到D触发器,在第五个上升沿处,D触发器输出3,然后此刻en为低电平(在D触发器输出结果后en就是采到0,在D触发器工作过程中en为1),则此刻cnt输出结果为3,且3应该保持到第7个上升沿处,在第...
  • 目录 前言 硬件语言描述 测试文件 仿真图 综合工具综合后的原理图 ...综合介绍D触发器 ...8位的D触发器 ...仿真波形: ...D触发器虽然基础,但很重要,扎实地掌握对于硬件电路学习者必不可少,传统地认识D触发...
  • 2009-02-25 边沿D 触发器: 负跳沿触发的主从触发器工作时,必须在正跳沿前加入输入信号。...边沿D触发器也称为维持-阻塞边沿D触发器。 电路结构: 该触发器由6个与非门组成,其中G1和G2构成基本R
  • 使用74175(含有4个D触发器)构成输出周期为1秒的波形 感谢
  • quartus仿真13:D触发器和JK触发器

    千次阅读 2020-10-09 11:38:02
    最开始调用的是7474,但quartus里展现的是集成的芯片管脚而非课本上D触发器的样子。我试着用单片的JK触发器7473仿真也出来了结果,总感觉不太直观,在一番搜索后终于明白如何调用D触发器——直接搜DFF,它在另一个库...
  • D触发器实现分频器

    2021-04-27 11:54:10
    D触发器实现分频器 对于分频器的实现,我们最常用的方法就是通过计数器来实现,具体的实现可以看前面的文章,但是通过D触发器实现却很少遇到,我将通过这篇文章讲解D触发器实现分频器,这里以9分频为例。 我们要实现...
  • 几种中控触发器。 高电平有效。 现态0–>次态0时,只要置1功能无效即可;现态1–>次态1时,只要置0功能无效即可。...输出的次态与输入相同,相当于将数据存入了触发器,所以钟控D触发器又名D锁存器。 ...
  • 文章目录 一、创建原理图并仿真 1、创建一个新工程 2、创建原理图文件 3、编译原理图 4、创建VWF文件 5、波形仿真 二、调用D触发器进行仿真 三、用Verilog语言实现并仿真 四、总结 一、创建原理图并仿真 1、创建一个...
  • Quartus三种方式实现D触发器及时序仿真一、D触发器(一)D触发器结构(二)D触发器波形图二、Quartus输入原理图及时序仿真(1)创建工程(2)创建方框文件(三)编译原理图文件(四)创建VWM格式波形文件(五)...
  • 文章目录一、认识D触发器(一)D触发器结构(二)D触发器波形图二、Quartus-II输入原理图(一)创建工程(二)创建波形文件(三)编译原理图文件(四)创建vwm格式波形文件(五)时序波形仿真 一、认识D触发器 D...
  • #主从触发器和边沿触发器 首先,只要钟控信号为0,钟控触发器就是保持状态。 只有当钟控信号为1的时候,输入信号才能使得触发器发生置0,置1,反转等功能。 例如当钟控JK触发器jk...首先,主从触发器都是D触发...
  • 1、 在 Quartus-II 中自己用门电路设计一个D触发器,并进行仿真,时序波形验证; 2、在 Quartus-II 中直接调用一个D触发器电路,进行仿真,时序波形验证,与2做比较; 一、认识D触发器 D触发器是一个具有记忆功能...
  • 根据产生相同的输出,并转移到相同的状态的等效原则,状态化简为3个状态(进行状态化简可以减少D触发器的个数) 状态编码,画卡诺图,写出驱动方程 用quartus进行仿真,输入序列0011_1001_0101_1011_0000 JK...

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d触发器波形