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  • D触发器基本原理

    2021-04-19 21:27:53
    D触发器是CMOS数字集成电路单元中时序逻辑电路中的重要组成部分之一,学习D触发器具有十分重要的意义,可以帮助了解数字集成电路的单元。  D触发器属于时钟控制触发器,一般而言,时钟控制的触发器可以分成三大类...

    触发器电路简介 

    触发器有很多种类,这里主要论述D触发器。D触发器是CMOS数字集成电路单元中时序逻辑电路中的重要组成部分之一,学习D触发器具有十分重要的意义,可以帮助了解数字集成电路的单元。 

    D触发器属于时钟控制触发器,一般而言,时钟控制的触发器可以分成三大类: 

    第一类时钟控制触发器要求时钟信号的脉冲宽度小于触发器的传输延迟,即时钟信号先为高,接着必须在触发器的输出状态改变之前变为低。

    第二类时钟控制触发器的特点是,时钟信号为高电平时触发器改变输出状态,通常称这种触发器为电平敏感触发器(存器Latch)。 

    第三类触发器的特点是边沿触发,时钟信号的上升/下降沿会使触发器改变输出状态(寄存器Register)。

    D触发器(data flip-flop)也称为维持-阻塞边沿D触发器,由六个与非门组成,其电路图及其逻辑符号如下图所示。其中G1和G2构成基本的RS触发器,G3和G4构成时钟控制电路,G5和G6组成数据输入电路。由于 分别为复位端和置位端,在分析D触发器工作原理时均视为高电平,以保证不影响电路工作。

    D触发器(data flip-flop)也称为维持-阻塞边沿D触发器,由六个与非门组成,其电路图及其逻辑符号如下图所示。其中G1和G2构成基本的RS触发器,G3和G4构成时钟控制电路,G5和G6组成数据输入电路。由于 分别为复位端和置位端,在分析D触发器工作原理时均视为高电平,以保证不影响电路工作。

    D触发器工作原理

    边沿D 触发器:

    负跳沿触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

    电路结构: 该触发器由6个与非门组成,其中G1和G2构成基本RS触发器。

    D触发器基本原理

    工作原理:

    SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=0且RD=1时,不论输入端D为何种状态,都会使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下:

    1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5=D。

    2.当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D,Q4=Q6=D。由基本RS触发器的逻辑功能可知,Q=D。

    3.触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

    脉冲特性:

    1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后,要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达,而且建立时间应满足: tset≥2tpd。

    2.保持时间:由图7.8.4可知,为实现边沿触发,应保证CP=1期间门G6的输出状态不变,不受D端状态变化的影响。为此,在D=0的情况下,当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下,由于CP上升沿到达后G3的输出将G4封锁,所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。

    3.传输延迟时间:由图7.8.3不难推算出,从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd

    4.最高时钟频率:为保证由门G1~G4组成的同步RS触发器能可靠地翻转,CP高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出 电平得以稳定地建立,CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和,即时钟信号低电平的宽度tWL≥tset+tpd,因此得到:

    D触发器基本原理

     

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  • D触发器的总结

    万次阅读 2018-09-10 11:07:51
    1.具有记忆功能 ...5.触发器特点: (1)在外加信号的作用下,可以从一种稳定的状态转换到另一种稳定的状态(0到1或者1到0). (2)在一定的条件下,可以维持一个稳定的状态(0或1)保持不变。 ...

    1.具有记忆功能
    2.有两个稳定状态(0和1)
    3.信息存储器件(存储一位二进制信息,即1bit,就是一个二进制数,1byte=8bit,就是一个字节等于8位二进制数)
    4.构成时序电路的基本元件
    5.触发器的特点:
    (1)在外加信号的作用下,可以从一种稳定的状态转换到另一种稳定的状态(0到1或者1到0).
    (2)在一定的条件下,可以维持一个稳定的状态(0或1)保持不变。
    6.D触发器的应用:在输入信号单端的情况下,D触发器用起来最方便。
    7.D触发器的状态方程:Qn+1=D;
    8.D触发器的作用:
    (1)出现脉冲边沿,才将信号输出(输入等于下一时刻的输出 ),用于时序电路;
    (2)在两个脉冲边沿中间,输出状态保持不变,可以用来在信号传输过程中,防止外来信号的干扰。

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  • 几种常见的集成触发器D、T、JK)

    千次阅读 多人点赞 2020-05-07 11:43:16
    同步RS触发器存在“空翻”现象,即触发器存在多次翻转的现象,空翻破坏了“时序电路按...D触发器 特点: 1.触发器的时钟是CP,激励信号是D, 互补状态输出端是 Q 和Q‾\overline{Q}Q​ 2.国标符号的Q‾\overline{Q}Q...
    同步RS触发器存在“空翻”现象,即触发器存在多次翻转的现象,空翻破坏了“时序电路按时钟节拍工作,每个时钟脉冲作用下电路的状态只发生一次转换”的基本原则
    解决方法:将电平触发改为边沿触发,使得触发器旨在时钟脉冲的上升沿或下降沿响应激励信号

    D触发器

    在这里插入图片描述

    特点:

    1.触发器的时钟是CP,激励信号是D, 互补状态输出端是 Q 和Q\overline{Q}
    2.国标符号的Q\overline{Q}时反向输出的标志
    3.不论触发器原状态如何,触发器的新状态总与时钟脉冲上升沿到来时 D 的输入值相
    同。上升沿触发特性体现为,触发器的次态只与时钟脉冲上升沿到来时的激励信号取值有关, 而与激励信号其他时刻的取值无关
    真值表
    触发器状态表

    D触发器的次态方程为: Qn+1=Dn

    JK触发器

    在这里插入图片描述
    在这里插入图片描述

    特点:
    • 触发器有 两个激励信号 J 和 K,时钟端小圆圈表示下降沿触发。
    • 在集成触发器中,JK 触发器的逻辑功能最丰富,在激励信号作用下, 可以实现置 1(置位)、置 0(复位)、保持(状态不变)和翻转 (状态翻转)操作。
    次态方程:

    Qn+1 = Jn Q\overline{Q}n +K\overline{K}nQn

    T触发器

    在这里插入图片描述

    次态方程:

    在这里插入图片描述

    异步置位与异步复位

    由于触发器的双稳态特性,加电后,集成触发器随机处于稳定状态 0 或 1。应用触发器
    时,通常应处于特定的起始状态;另外,时序电路在工作中也时常需要触发器脱离时钟控制,异步(指不在同步时钟控制下)跳转到某个特定状态。为了便于将触发器置于所需状态,集 成触发器设置了优先级高于同步时钟的异步置位端PR\overline{PR}和异步复位端CLR\overline{CLR},,异步置位与复位信号不允许同时有效。

    以JK触发器来举例子

    在这里插入图片描述

    1.开始时,CLR\overline{CLR}=0,PR\overline{PR}=1,触发器立即异步复位

    2.Q=0与时钟无关的异步复位可实现触发器初状态为0

    看的时候先看第一行CP(时钟)

    第 1 个时钟脉冲作用前,异步控制信号已经都为 1,控制权交给了时钟,第 1 个时钟脉冲下降沿到来时,JK=10,由 JK 触发器真值表可知,触发器置 1(Q 端变为高电平

    第二个时钟下降沿作用,JK=00,状态保持不变;

    第三个脉冲作用时,JK=11,触发器状态翻转

    第四个脉冲作用时,PR\overline{PR}还在起作用,所以该时刻时钟脉冲不起作用(异步控制优先级高的体现)

    第五个时钟脉冲下降沿起作用,触发器状态翻转为0

    最后CLR\overline{CLR}=0,此时触发器状态已经是0,异步复位的效果的看不到,第六个时钟下降沿来到时,异步复位信号仍作用,触发器状态保持为0

    在这里插入图片描述

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  • 触发器

    千次阅读 2011-07-21 11:05:44
    触发器按电路结构不同:可分为基本RS触发器,同步触发器,主从触发器,维持阻塞触发器,边沿触发器按控制方式不同可分为:RS触发器,T触发器,D触发器,JK触发器基本触发器,应具有下述特点:⑴有两个稳定状态和两个互补的输出...

    触发器:不仅与电路的输入输入信号有关,还与电路的初始状态有关。这是与组合逻辑电路的区别。

    触发器按电路结构不同:可分为基本RS触发器,同步触发器,主从触发器,维持阻塞触发器,边沿触发器
    按控制方式不同可分为:RS触发器,T触发器,D触发器,JK触发器
    基本触发器,应具有下述特点:
    ⑴有两个稳定状态和两个互补的输出。
    ⑵在输入信号驱动下,能可靠地确定其中任一种状态

    闩锁电路:可以随机的确定两个输出的值,并且两个输出值互反
    RS锁存器:在闩锁电路的基础上,增加两个输入,一个为S(set)置位端;另一个是R(Reset)重置端。
    RS锁存器的动作特点是:输入信号在全部作用时间内都能改变输出端的状态。

    在RS锁存器的基础上,可以增加时钟信号可以构成同步触发器
    同步触发器:
    1,基本RS触发器,输入端的触发信号直接控制触发器状态。
    2.但在实际应用中,为协调数字系统中各部分的动作,常需要某些触发器于同一时刻动作,因此,触发器常带有控制信号。
    3.触发器只有在控制信号到来时,才能按输入触发信号实现状态转换(翻转)。
    4,这个控制信号称为时钟脉冲CP(Clock Pulse),有时也缩写成CK。
    同步RS触发器的动作特点:
    因为在CP=1的全部时间里S和R信号都能通过G3和G4门加到RS触发器上,所以在CP=1的全部时间里S和R信号的变化都将引起触发器状态的改变。这就是同步RS触发器的动作特点。在CP=1期间,若输入信号多次发生变化,触发器的状态可能发生多次翻转,这就是后面所说的空翻问题。这一工作特点降低了电路抵御干扰的能力。

    RS锁存器(不能称为触发器,隶属组合逻辑电路):

    触发方式:电平触发

    输入端/S和/R

    输出端为Q和/Q

    真值表如下:

    /s

    /r

    q

    /q

    0

    1

    1

    0

    1

    0

    0

    1

    0

    0

    1

    1

     

    RS同步触发器:在RS锁存器的基础之上,增加时钟信号cp,可构成同步RS触发器

    触发方式:在CP=0的条件下,电路不工作;在cpu=1条件下,S和R的变换,都将引起触发器状态的改变。

    输入端:R,S,CP

    输出端:Q、Q1

    CP

    R

    S

    Q

    Q1

    说明

    0

    *

    *

    0

    0

    电路不工作

    0

    *

    *

    1

    1

    电路不工作

    1

    0

    0

    0

    0

    保持

    1

    0

    0

    1

    1

    保持

    1

    0

    1

    0

    0

    置1

    1

    0

    1

    1

    0

    置1

    1

    1

    0

    0

    0

    置0

    1

    1

    0

    1

    0

    置0

    1

    1

    1

    0

    *

    不定

    1

    1

    1

    1

    *

    不定

     

    D触发器:在时钟信号CP或者CLK为0的状态下,输出保持原先的状态。在CP为1的状态下,电路输出态仅仅与D的状态有关,即D为1输出为1;D为0;输出为0触发方式:在CP=0的条件下,电路不工作;在cp=1条件下,Q1的值,紧紧决定于D

    触发方式:电平触发

    输入端:D端和时钟信号;

    输出端:原态和输出态;D触发器的动作特点,

    CP

    D

    Q

    Q1

    说明

    0

    1

    1

    Q1 = D

    0

    0

    0

    Q1 = D

    1

    0

    0

    0

    Q1 = D

    1

    0

    1

    0

    Q1 = D

    1

    1

    0

    1

    Q1 = D

    1

    1

    1

    1

    Q1 = D

     

    Jk触发器:

    触发方式:

    输入有3个端,J,K,CP

    输出端:Q(初态)和Q1(末态)

    CP  

    J  

    K  

    Q   

    Q1  

    说明

    0

    *  

    *

    0

    0

    cp无效,状物不变

    0

    *

    *

    1

    1

    cp无效,状物不变

    1

    0

    0

    0

    0

    JK全为0状态不变

    1

    0

    0

    1

    1

    JK全为0状态不变

    1

    0

    1

    0

    0

    JK不同随J(置0)

    1

    0

    1

    1

    0

    JK不同随J(置0)

    1

    1

    0

    1

    1

    JK不同随J(置1)

    1

    1

    0

    0

    1

    JK不同随J(置1)

    1

    1

    1

    0

    1

    JK全为1状态翻转

    1

    1

    1

    1

    0

    JK全为1状态翻转

     

    T触发器:将JK触发器的两个输入端JK连接连接在一起,作为T可构成T触发器:

    触发方式:

    输入端:T(JK)

    输出端:Q,Q1

    T

    Q

    Q1

    1

    0

    1

    1

    1

    0

    0

    0

    0

    1

    1

    1

     

     

     

     

     

    .

     

    展开全文
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空空如也

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d触发器特点