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  • 目录一、实验预习要求二、实验目的三、实验原理1、基本SR触发器2、集成JK触发器3、集成D触发器4、T触发器和T'触发器四、实验设备与器件五、实验内容与步骤1、集成JK触发器的逻辑功能测试2、集成D触发器的逻辑功能...

    一、实验预习要求

    1、复习触发器的相关内容,掌握触发器的各种表示方法及逻辑功能。
    2、理解各触发器之间的相互转换原理。
    3、掌握由JK 触发器转换成D 触发器、T 触发器、T’触发器的基本方法。

    二、实验目的

    1、掌握本RS、JK、D和T触发器的逻辑功能及测试方法,了解它们的触发方法。
    2、熟悉常用集成触发器的型号及外引脚排列。
    3、熟悉触发器之间相互转换的方法。
    4、掌握和熟练应用各种集成触发器。
    5、学会用JK 和D触发器构成简单时序逻辑电路的方法。

    三、实验原理

    触发器是一个具有记忆功能的二进制信息存储器件,是组成时序电路的最基本单元,也是数字电路中另一种重要的单元电路,它在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态,用以表示逻辑状态“1”和“0”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。按其逻辑功能分,有RS触发器,JK触发器,D触发器,T触发器,T’触发器等。

    1、基本SR触发器

    图5.1为由两个与非门交叉耦合构成的基本SR触发器,这是无时钟控制低电平直接触的触发器。它有两个输出端、和两个输入端、,输入信号名称的小标“D”,表示输入信号直接(Direct)控制触发器的输出。通常称为置“1”端,因为()时触发器被置“1”; 为置“0”端,因为()时触发器被置“0”,当时状态保持;当时,触发器状态不定,应避免此种情况发生。基本SR触发器的
    在这里插入图片描述 在这里插入图片描述

    图5.1基本SR触发器   			 表5.1基本RS 触发器的特性表
    

    特性表如表5.1所示,它具有置“0”、置“1”和“保持”三种功能,其特性方程为
    在这里插入图片描述

    式中,在这里插入图片描述是约束条件,它表示两个输入端不允许同时为0(至少一个为1)。

    2、集成JK触发器

    集成JK触发器有主从结构和边沿结构两种类型,本实验采用的是TTL型中速边沿结构的双下降沿JK触发器74LS112,其引脚排列及逻辑符号如图5.2。在图5.2逻辑符号图中,CP输入端加小圆圈代表低电平有效、小三角代表边沿触发,即在时钟脉冲CP的后沿(负跳变)发生翻转,它具有置0、置1、计数和保持功能,其特性表如表5.2所示。JK触发器的特性方程为
    在这里插入图片描述
    在这里插入图片描述 在这里插入图片描述

    	   图5.2双JK触发器74LS112引脚排列及逻辑符号图
    

    在这里插入图片描述

    		表5.2集成JK触发器74LS112功能表
    

    注:—任意状态;—高电平到低电平跳变;—低电平到高电平跳变;—不定状态;()—现态;()—次态

    另外,JK触发器和D触发器一般都有异步置位端,低电平有效。异步复位端,低电平有效,其作用是可预置触发器的初始态。和的优先权高于J、K和CP,当不使用时,必须接高电平(或接到电源+5V上),不允许悬空,否则容易引入干扰信号,使触发器误动作,GND为接地端。JK触发器常被用作缓冲存储器,移位寄存器和计数器。

    3、集成D触发器

    本实验采用的是集成双D触发器74LS74,其引脚排列及逻辑符号如图5.3。在图5.3中,D为输入端,、为输出端,为时钟脉冲输入端。为异步置位端,低电平有效。为异步复位端,低电平有效。和的优先权高于D和CP,当不使用时,必须接高电平(或接到电源+5V上),不允许悬空,否则容易引入干扰信号,使触发器误动作,GND为接地端。这种D触发器的输出状态更新发生在脉冲的上升沿,故又称为上升沿触发的边沿触发器,触发器的状态只取决于时钟到来前输入端D的状态,其特性方程为
    在这里插入图片描述

    D触发器的应用很广,可用作数字信号的寄存,移位寄存,分频和波形发生等。
    在这里插入图片描述在这里插入图片描述

    		图5.3双D触发器74LS74引脚排列及逻辑符号图
    

    在这里插入图片描述

    	表5.3集成D触发器74LS74功能的表
    

    4、T触发器和T’触发器

    T触发器具有计数和保持功能,T’触发器具有计数功能,它们可以通过D触发器或JK触发器转换来实现。D触发器的D端与Q’端相连即构成T’触发器,在时钟脉冲CP的前沿(正跳变)发生翻转。利用下降沿JK触发器在其JK两端都接1时即成为T’触发器,在时钟脉冲CP的后沿(负跳变)发生翻转。

    四、实验设备与器件

    1、TH-SZ型数字系统设计实验箱;
    2、74LS00 四2输入与非门,74LS112 双下降沿JK触发器,74LS74 双上升沿D触发器,74LS08 四2输入与门;
    3、导线/插接线若干。

    五、实验内容与步骤

    1、集成JK触发器的逻辑功能测试

    (1)测试 、的复位、置位功能
    从下降沿触发的集成双JK触发器74LS112上任取一只JK触发器,其中 、、 、端接十六位逻辑电平开关的输出插口(任选其中四个开关输出插口即可),端接单次脉冲源,输出端和接十六位逻辑电平显示的输入插口(任选其中两个输入插口即可),
    接实验箱上的+5V电源,接实验箱上的地。要求在或时任意改变 、及的状态,将测试结果记录在表5.4中。

    在这里插入图片描述

    	表5.4  JK触发器的复位、置位功能测试实验记录表
    

    (2)测试JK触发器的逻辑功能测试
    按表5.5的要求改变 、、端的状态,观察和状态变化,观察触发器状态更新是否发生在脉冲的下降沿(即由1→0),并将测试结果记录在表5.5中。
    在这里插入图片描述

    				表5.5 JK触发器的逻辑功能测试表
    

    (3)将JK触发器的J、K端连在一起,作为一个输入端构成触发器。
    在CP端输入1KHz连续脉冲,在端加入500Hz的连续脉冲信号,通过分析试画出、、、端的波形,注意其相位关系。
    在这里插入图片描述

    黄线接的是CLK,频率为1000HZ;蓝线接的是D,频率为500HZ,周期为黄线的二倍;红线接的是Q,周期为蓝线的二倍。

    2、集成D触发器的逻辑功能测试

    (1)测试在这里插入图片描述在这里插入图片描述的复位、置位功能
       测试方法同实验内容2、(1),自拟表格并记录测试结果。
    (2)测试D触发器的逻辑功能
    按表4.5要求进行测试,并观察触发器状态更新是否发生在CP脉冲的上升沿(即由0→1),并将测试结果记录在表4.5中。
    在这里插入图片描述

    				表4.5  D触发器的逻辑功能测试表
    

    (3)将D触发器的端与D端相连接,构成T’触发器。
    测试方法同实验内容2、(3),并绘出相关波形。
    在这里插入图片描述

    黄线接是CLK,频率1000HZ;蓝线接的是D,周期为黄线的二倍

    3、触发器的应用

    用JK触发器组成二分频和四分频电路。
    下图4.8所示是将两个JK 触发器分别接成T’和T触发器后进行连接组成二分频和四分频电路,即第一个JK触发器的J、K端连在一起接高电平“1”,第二个JK 触发器的J、K 端连接在一起,接到第一个JK 触发器的输出端Q,输入1kHz 的方波,用示波器分别观察和记录CP0、Q0、Q1 的波形,理解二分频,四分频的概念。
    在这里插入图片描述
    在这里插入图片描述

    六、实验报告要求

    1、列写D触发器、JK触发器的逻辑功能及应用测试结果。
    2、绘出观测到的对应波形,并说明触发器的触发方式。
    3、体会触发器的应用。
    4、整理实验记录,并对结果进行分析。

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  • 触发器应用

    2013-06-21 00:38:12
    脉冲按键与电平按键通常采用机械式开关结构,其核心部件为弹性金属簧片。因为按键信号在开关拨片与触点接触后...定制D触发器的vhdl文件,再将其应用在顶层文件中,用来实现消抖电路。其中,顶层文件vhdl用结构体描述。
  • 光栅尺,D触发器应用

    2019-10-15 10:24:00
    作者较菜,内容很多都为自己理解。网上说都比较专业,此文是为给自己记录开发过程。 选用芯片为74LS74最常见芯片,但去买芯片老板说这个停产了。...今天才知道,这个触发器是看上下跳边沿,而不是看...

    作者较菜,内容很多都为自己理解。网上说的都比较专业,此文是为给自己记录开发的过程。

    选用芯片为74LS74最常见的芯片,但去买芯片老板说这个停产了。

    1PRE 1CLR,干什么的我不是非常清楚,反正是所谓的置位和复位功能,大概意思是初始化Q和Q非的初始状态。反正直接接5V就可以了。

    作者没学过数电,对触发器理解一直不到位。看不懂时序图。

    今天才知道,这个触发器是看上下跳边沿的,而不是看高低电平的(重点)。(作者很菜)

    D触发器,有两个输入,一个是CLK,一个是D。

    假设A相是CLK输入,在上图的正向旋转中,那么在CLK高电平工作期间,D接口的信号全部是下降沿,而非工作区域(CLK低电平的时候),D接口全是上升沿。那么Q输出全程应该是低电平。那么就知道这时候的方向就是某一个方向。

     

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  • WPF事件触发器的应用

    2019-04-19 11:54:15
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  • 一、触发器原理 触发器是一个具有记忆功能二进制信息存储器件,是构成多种时序...例如将JK触发器转换成D触发器、T触发器、Tˊ触发器 (a) J-K转换成D (b) J-K转换成T (c) J-K转换成Tˊ 三、列出触发器相互转换

    一、触发器原理
    触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态,即"0"和"1",在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。

    二、触发器的相互转换
    在集成触发器的产品中,每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其他功能的触发器。例如将JK触发器转换成D触发器、T触发器、Tˊ触发器
     J-K转换成D    (b) J-K转换成T(c) J-K转换成Tˊ
    (a) J-K转换成D (b) J-K转换成T (c) J-K转换成Tˊ

    三、列出触发器相互转换的表达式及实验步骤。

    (1).触发器相互转换的表达式

    <1>.JK触发器–>D触发器
    D触发器和JK触发器的特性方程分别为:
    D:Qn+1=D=DQn+DQn
    JK:Qn+1=JQn+KQn
    比较两特性方程可见,只需令J=D,K=D非

    <2>.D触发器–>JK触发器D:
    Qn+1=D

    JK:Qn+1=JQn+KQn
    D=JQn+KQn=JQnKQn

    <3>.D触发器–>T触发

    D触发器和T触发器的特性方程分别为:

    D:Qn+1=D
    T:Qn+1=TQn+TQn
    D=TQn+TQn=TQnTQn

    <4>.JK触发器->
    T触发T触发器和JK触发器的特性方程分别为:
    T:Qn+1=TQn+TQn
    JK:Qn+1=JQn+KQn
    比较两特性方程可见,只需令J=K=T

    (2)实验步骤:

    <1>.写出已有触发器和待求触发器的特性方程;
    <2>.变换待求的触发器的特性方程,使之与已有的触发器的特性方程一致。
    <3>.比较已有和待求的触发器的特性方程,根据两个方程相等的原则求出转换逻辑;
    <4>.根据转换逻辑画出逻辑电路。

    四、总结RS触发器、D触发器和J-K触发器的特点。

    在这里插入图片描述
    分别为RS触发器、D触发器和J-K触发器的特点

    思考:在R-S触发器中,对触发器脉冲的宽度有何要求?

    时钟控制R-S触发器解决了触发器状态变化的定时问题,但由于时钟信号具有一定的宽度,在时钟信号作用期间,如果输入信号发生变化,触发器会跟着变化,从而在一次时钟信号作用期间,可能引起触发器的多次空翻,这种现象称为“空翻”。“空翻”将造成触发器的状态不确定,使系统工作紊乱,这是不允许的。因此,应该避免这种情况的发生。解决“空翻”问题的根本途径就是改进触发器的电路结构。

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