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  • 如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为...

    2009-02-25

     

    边沿D 触发器: 
    负跳沿触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。 
    电路结构: 该触发器由6个与非门组成,其中G1和G2构成基本RS触发器。 

    工作原理: 
    SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=0且RD=1时,不论输入端D为何种状态,都会使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下: 
    1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5=D。 
    2.当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D,Q4=Q6=D。由基本RS触发器的逻辑功能可知,Q=D。 
    3.触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述 
    1.状态转移真值表 

    2.特征方程 Qn+1=D 
    3.状态转移图 

    脉冲特性: 
    1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后,要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达,而且建立时间应满足: tset≥2tpd。 
    2.保持时间:由图7.8.4可知,为实现边沿触发,应保证CP=1期间门G6的输出状态不变,不受D端状态变化的影响。为此,在D=0的情况下,当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下,由于CP上升沿到达后G3的输出将G4封锁,所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。 
    3.传输延迟时间:由图7.8.3不难推算出,从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd 
     
    4.最高时钟频率:为保证由门G1~G4组成的同步RS触发器能可靠地翻转,CP高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出 电平得以稳定地建立,CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和,即时钟信号低电平的宽度tWL≥tset+tpd,因此得到: 
     
    最后说明一点,在实际集成触发器中,每个门传输时间是不同的,并且作了不同形式的简化,因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。 
    集成触发器: 
    集成D触发器的定型产品种类比较多,这里介绍双D触发器74HC74,实际上,74型号的产品种类较多,比如还有7474、74H74等。 

    通过图7.8.5中的逻辑符号和D触发器74HC74的逻辑功能表我们可以看出,HC74是带有预置、清零输入,上跳沿触发的边沿触发器。 
    综上所述,对边沿D触发器归纳为以下几点: 
    1.边沿D触发器具有接收并记忆信号的功能,又称为锁存器; 2.边沿D触发器属于脉冲触发方式; 3.边沿D触发器不存在约束条件和一次变化现象,抗干扰性能好,工作速度快

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  • 有关D触发器的例题 抄自慕课上的一个题目,注意第二个触发器反相输出端同时连接到复位端 JK触发器构成异步触发器,注意是上升沿还是下降沿触发 以下是列写三个触发器方程的过程,从Q2Q1Q0=000开始的状态表...
    • 触发器没有使用相同的时钟信号,需要分析哪些触发器时钟有效哪些无效
    • 分析步骤和同步时序电路一样,不过要加上时钟信号
    • 有关D触发器的例题

    在这里插入图片描述

    • 抄自慕课上的一个题目,注意第二个触发器反相输出端同时连接到复位端在这里插入图片描述

    • JK触发器构成异步触发器,注意是上升沿还是下降沿触发
      在这里插入图片描述

    • 以下是列写三个触发器方程的过程,从Q2Q1Q0=000开始的状态表没有列写,分析了无效状态可以进入主循环。
      在这里插入图片描述

    • quaruts原理图连线
      在这里插入图片描述

    • 我本来是不想分析异步时序电路的,因为这不是课程的重点,奈何看到一些考研题目有这种折磨人的傻缺题目,就算把这个知识点补上了。看见题目如果叫你设计一个异步电路,没跑了就是在整你。

    • 现在大规模集成电路采用得一般都是同步时序电路,异步时序电路最大缺点容易产生毛刺,时钟频率较高时不能满足要求——摘自上课PPT

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  • 触发器的描述方法

    2020-12-07 08:01:47
    4.3.4 D触发器的状态转换  特性实际上是一种特殊的真值,它对触发器的描述十分具体。这种真值的输入变量(自变量)除了数据输入外,还有触发器的初态,而输出变量(因变量)则是触发器的次态。特性方程...
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  • D触发器和必要门电路设计能实现下面时序波形时序逻辑电路. 具体时序我已有些忘记, 但该题解答思路值得大家研究. 在观察好时序后, 将时序内容转换为状态表, 之后根据状态表绘制状态激励表,...

    (15分)7.用D触发器和必要的门电路设计能实现下面时序图波形的时序逻辑电路.

            具体的时序图我已有些忘记, 但该题的解答思路值得大家研究.

            在观察好时序图后, 将时序图中的内容转换为状态表, 之后根据状态表绘制状态激励表, 并根据状态激励表求出驱动方程. 值得注意的是, 在根据求出的驱动方程求出状态方程后, 电路有一个状态游离于有效循环之外——这就是本题失分的一个重要节点. 在发现电路不具备自启动功能后, 应返回去修改状态表, 将原本无法进入有效循环的状态的次态改为任一有效状态, 再根据修改后的状态表求出状态激励表, 并据此求出驱动方程、状态方程, 再次验证电路自启动功能. 如果电路已具备自启动功能, 那么这道题才算是设计完毕: 若电路还是不具备自启动功能(这种情况目前还未遇到过), 则按照上面改进电路的步骤循环进行, 直至电路具备自启动功能为止.

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    本文内容:
    1、在 Quartus-II 中自己用门电路设计一个D触发器,并进行仿真,时序波形验证;
    2、在 Quartus-II 中直接调用一个D触发器电路,进行仿真,时序波形验证,与2做比较;
    3、在 Quartus-II用Verilog语言写一个D触发器,进行仿真验证,与3做比较。

    一、D触发器简介

    • D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。
      在这里插入图片描述
    • D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中G1和G2构成基本RS触发器。

    功能表:

    D CLK Q QN
    0 时钟上升沿 0 1
    1 时钟上升沿 1 0
    × 0 last Q last QN
    × 1 last Q last QN

    时序图:
    在这里插入图片描述

    二、创建D触发器原理图并仿真

    2.1 新建工程

    • 【File】→【New Project Wizard…】。
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    • 点击【Next >】。
      在这里插入图片描述
    • 选择工程保存路径及工程名,然后点击【Next >】。
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    • 这里是添加已有的工程设计文件,不需要添加,点击【Next >】。
      在这里插入图片描述
    • 根据使用的 FPGA,进行选择芯片系列及类型,然后点击【Next >】。
      在这里插入图片描述
    • 保持 Simulation 为 < None >,然后点击【Next >】。
      在这里插入图片描述
    • 配置信息,点击【Finish】。
      在这里插入图片描述

    2.2 创建原理图文件

    • 【File】→【New…】。
      在这里插入图片描述
    • 选择【Block Diagram/Schematic File】,点击【OK】。
      在这里插入图片描述
    • 点击【插头图标】弹出工具窗口,搜索元件,然后在图纸上摆放:
      • 4 个 nand2 与非门;
      • 1 个 not 非门。
    • 如下图所示(Ctrl + 滚轮,可放大缩小):
      在这里插入图片描述
    • 添加两个输入管脚和两个输出管脚,双击 Pin Name 即可修改管脚名。
      在这里插入图片描述
    • 鼠标左键按住连接管脚即可,完整图如下:
      在这里插入图片描述
    • 保存电路图。
      在这里插入图片描述

    2.3 编译原理图文件

    • 启动分析与综合(全编译)。
      在这里插入图片描述
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    • 查看硬件电路图:点击【Tools】→【Netlist Viewers】→【RTL Viewer】。
      在这里插入图片描述
    • 结果如下:
      在这里插入图片描述

    2.4 创建 VWF 文件

    • 点击【File】→【New】,选择【University Program VWF】。
      在这里插入图片描述
    • 选择【Edit】→【Insert】→【Insert Node or Bus…】。
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    • 点击【Node Finder…】,然后点击【List】会罗列出四个管脚,点击【>>】选择全部,然后点击【OK】,自动补全了【Name】,然后点击【OK】。
      在这里插入图片描述
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    • 编辑输入 CLK,产生时钟信号。
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    • 选中要修改的区域,然后双击,修改为 1 ,再点击【OK】即可。
      在这里插入图片描述
    • 保存文件:【File】→【Save】。
      在这里插入图片描述
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    2.5 波形仿真

    功能仿真:

    • 点击【功能仿真按钮——Run Functional Simulation】。
      在这里插入图片描述
    • 出现以下错误:
      在这里插入图片描述

    解决方法:

    • 点击【Tools】→【Lauch Simulation Library Compiler】。
      在这里插入图片描述
    • 选择工程目录下的 ...\simulation\qsim 文件夹,然后点击【Start Compilation】。
      在这里插入图片描述
    • 无错误,然后点击【Close】关闭窗口。
      在这里插入图片描述
    • 点击【功能仿真按钮——Run Functional Simulation】。
      在这里插入图片描述
    • 仿真结果如下(延迟了半个时钟周期):
      在这里插入图片描述

    时序仿真:

    • 主界面【Processing】→【Start】→【Start Fitter】。
      在这里插入图片描述
    • 点击【Start TimeQuest Timing Analyzer】。
      在这里插入图片描述
    • 返回 VMF 文件界面:点击【时序仿真按钮——Run Timing Simulation】。在这里插入图片描述
    • 仿真结果(延迟一个时钟周期):
      在这里插入图片描述

    三、调用D触发器并仿真

    3.1 新建工程

    • 同第二部分一样。

    3.2 创建原理图文件

    • 同第二部分一样。
    • 这时,不再画D触发器的内部结构了,而是直接调用D触发器,元件名:dff
      在这里插入图片描述
    • 再添加输入和输出管脚。
      在这里插入图片描述

    3.3 编译原理图文件

    • 同第二部分方法一样。
    • 先编译,再查看硬件电路图。
      在这里插入图片描述

    3.4 创建 VWF 文件

    • 方法同第二部分一样,

    3.5 波形仿真

    • 方法同第二部分一样,先编译一下,让它报错,再用解决方法。
    • 功能仿真(只有半个时钟周期的延迟):
      在这里插入图片描述
    • 时序仿真(有一个时钟周期的延迟):
      在这里插入图片描述
    • 相较于第二部分,来说,使用现有的D触发器会更加方便,绘图少,但是对于D触发器的内部结构来说不太清楚,最后仿真出来的结果也是一样的。

    四、用Verilog语言实现D触发器并仿真

    4.1 新建工程

    • 方法同上。

    4.2 编写Verilog文件

    • 【File】→【New】→【Verilog HDL File】。
      在这里插入图片描述
    • 复制粘贴如下代码:
    //dwave是文件名
    module dwave(d,clk,q);
        input d;
        input clk;
        output q;
    
        reg q;
    
        always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
        begin
            q <= d;//上升沿有效的时候,把d捕获到q
        end
    endmodule
    
    • 保存文件并编译。
      在这里插入图片描述

    4.3 使用Modelsim手动仿真

    • 打开 Modelsim 软件。
    • 具体步骤如下:
    • 在Quartus创建的工程文件夹下新建一个 tb 文件夹;
    • 点击【File】→【Change Directory】选择 tb 文件夹;
    • 创建新项目:【File】→【New】→【Project…】,编写工程名及选择路径;
      在这里插入图片描述
    • 添加现有文件:Add Existing File。
      在这里插入图片描述
    • 找到刚刚 Quatrus 编译生成的 .v 文件,再点击【OK】。
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    • 再创建一个新的文件。
      在这里插入图片描述
    • 然后关闭添加文件窗口界面。
    • 再双击刚刚新建的 wave_b.v 文件,添加如下代码:
    //测试代码
    `timescale 1ns / 1ns
    
    module dwave_tb;
        reg clk,d;
        wire q;
    
        dwave u1(.d(d),.clk(clk),.q(q));
    
        initial
        begin
            clk = 1;
            d <= 0;
            forever
            begin
                #60 d <= 1;//人为生成毛刺 
                #22 d <= 0;
                #2  d <= 1;
                #2  d <= 0;
                #16 d <= 0;//维持16ns的低电平,然后让它做周期性的循环
            end
        end
    
        always #20 clk <= ~clk;//半周期为20ns,全周期为40ns的一个信号
    endmodule
    
    • 然后保存。
    • 点击【编译】按钮,编译所有文件。
      在这里插入图片描述

    4.4 波形仿真

    • 点击【Simulate】→【Start Simulation…】。
      在这里插入图片描述
    • 找到 wave_b.v 文件所在的工程(看路径),取消勾选,点击【OK】。
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    • 右键点击工程名,再点击【Add Wave】。
      在这里插入图片描述
    • 设置运行时长,再点击旁边的运行按钮,即可出现仿真效果图。
      在这里插入图片描述
    • 相较于第三部分的步骤,这个部分用到了 Modelsim 软件,我个人觉得吧,这个软件略微麻烦了一点点,但也还好,最后出来的仿真效果也是和前面两个部分的相差无几。

    五、总结

    • 就我个人来说,使用 Quartus 与 Modelsim 软件来仿真电路,确实挺方便的,但是对于一窍不懂 Verilog 语言的人来说,使用原理图仿真会方便得多,如果对 Verilog 语言较懂的人来说,当遇到复杂繁杂的电路图时,会更加的方便。

    六、参考资料

    [1] Quartus-II13.1三种方式实现D触发器及时序仿真
    [2] D触发器_百度baike
    [3] quartus值时序仿真出错及解决

    展开全文
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d触发器的状态表和状态图