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    沈阳航空航天大学

    课 程 设 计 报 告

    课程设计名称:计算机组成原理课程设计

    课程设计题目:超前进位加法器的设计

    院(系):计算机学院

    专 业:

    班 级:

    学 号:

    姓 名:

    指导教师:

    完成日期:

    沈阳航空航天大学课程设计报告

    目 录

    TOC \o "1-3" \h \z 第1章 总体设计方案 1

    1.1设计原理 1

    1.2 设计思路 2

    1.3 设计环境 3

    第2章 详细设计方案 4

    2.1 顶层方案图的设计与实现 4

    2.1.1创建顶层图形设计文件 4

    2.1.2器件的选择与引脚锁定 5

    2.1.3编译、综合、适配 7

    2.2 功能模块的设计与实现 7

    2.2四位超前进位加法器模块的设计与实现 7

    2.3 仿真调试 9

    第3章 编程下载与硬件测试 11

    3.1 编程下载 11

    3.2 硬件测试及结果分析 11

    参考文献 13

    附 录(程序清单或电路原理图) 14

    沈阳航空航天大学课程设计报告

    PAGE 16

    第1章 总体设计方案

    设计原理

    八位超前进位加法器,可以由2个四位超前进位加法器构成。由第一个四位超前进位加法器的进位输出作为第二个超前进位加法器的进位输入即可实现八位超前进位加法器的设计。

    超前进位产生电路是根据各位进位的形成条件来实现的。只要满足下述条件,就可形成进位C1、C2、C3、C4。所以:

    第一位的进位 C1=X1*Y1+(X1+Y1)*C0

    第二位的进位 C2=X2*Y2+(X2+Y2)*X1*Y1+(X2+Y2)(X1+Y1)C0

    第三位的进位 C3=X3*Y3+(X3+Y3)X2*Y2+(X3+Y3)*(X2+Y2)*X1*Y1+

    (X3+Y3)(X2+Y2)(X1+Y1)*C0

    第四位的进位C4=X4*Y4+(X4+Y4)*X3*Y3+(X4+Y4)*(X3+Y3) * X2*Y2

    +(X4+Y4)(X3+Y3)(X2+Y2)*X1*Y1

    +(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)*C0

    下面引入进位传递函数Pi和进位产生函数Gi的概念。它们定义为:

    Pi=Xi+Yi

    Gi=Xi*Yi

    P1的意义是:当X1和Y1中有一个为1时,若有进位输入,则本位向高位传递此进位。这个进位可以看成是低位进位越过本位直接向高位传递的。

    G1的意义是:当X1,Y1均为1时,不管有无进位输入,本位定会产生向高位的进位。

    将Pi,Gi代人C1~C4式中,便可得;

    C1=G1+P1*C0 式(1)

    C2=G2+P2*G1+P2*P1*C0 式(2)

    C3=G3+P3*G2+P3*P2*G1+P3*P2*P1*C0 式(3)

    C4=G4+P4*G3+P4*P3*G2+P4*P3*P2*G1+P4*P3*P2*P1*C0 式(4)

    八位超前进位加法器可由2个四位超前进位加法器(ASD)组成,第一个四位超前进位加法器的输出作为第二个四位超前进位加法器的进位输入即可形成八位的超前进位加法器。八位超前进位加法器的原理框图如图1.1所示:

    图1.1 八位超前进位加法器原理框图

    1.2 设计思路

    一个八位超前进位加法器,可以由2个四位超前进位加法器模块构成。四位超前进位加法器采用Schematic设计输入方式,顶层的四位超前进位加法器采用原理图设计输入方式。

    采用硬件描述语言进行电路设计并实现上述给定进位的功能,设计的Schematic程序经编译、调试后形成lll*.bit文件并下载到XCV200可编程逻辑芯片中,经硬件测试验证设计的正确性。

    1.3 设计环境

    ·硬件环境:伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机;

    ·EDA环境:Xilinx Foundation F3.1设计软件、ModulSim EDA仿真软件。

    沈阳航空航天大学课程设计报告

    第2章 详细设计方案

    2.1 顶层方案图的

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  • 文档介绍:实验报告2018年5月5日成绩:姓名阳光男学号班级专业计算机科学与技术课程名称《计算机组成原理与系统结构试验》任课老师张翔老师指导老师张翔老师机位号默认实验序号2实验名称《实验二超前进位加法器设计...

    文档介绍:

    实验报告2018年5月5日成绩:姓名阳光男学号班级专业计算机科学与技术课程名称《计算机组成原理与系统结构试验》任课老师张翔老师指导老师张翔老师机位号默认实验序号2实验名称《实验二超前进位加法器设计实验》实验时间2018/5/5实验地点1教211实验设备号个人电脑+nexy3开发板一、实验程序源代码1.一位全加器模块代码:moduleFirst_M(A,B,Ci,F,Co);inputA,B,Ci;outputF,Co;wireA,B,Ci,F,Co;wireS1,S2,S3;xorXU1(F,A,B,Ci),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,Ci);orOU1(Co,S2,S3);endmodule2.超前进位电路模块代码:modulechaoqian(C,G,P,Ci);output[4:1]C;input[3:0]G,P;inputCi;wire[4:1]C;wire[3:0]G,P;assignC[1]=G[0]|(P[0]&Ci);assignC[2]=G[1]|(P[1]&G[0])|(P[1]&P[0]&Ci);assignC[3]=G[2]|(P[2]&G[1])|(P[2]&P[1]&G[0])|(P[2]&P[1]&P[0]&Ci);assignC[4]=G[3]|(P[3]&G[2])|(P[3]&P[2]&G[1])|(P[3]&P[2]&P[1]&G[0])|(P[3]&P[2]&P[1]&P[0]&Ci);endmodule3.超前进位加法器(顶层电路模块)代码:moduletop(A,B,Ci,F,Co);input[3:0]A,B;inputCi;output[3:0]F;output[4:1]Co;wire[3:0]A,B,F,G,P;wireCi;wire[4:1]Co;andAU0(G[0],A[0],B[0]),AU1(G[1],A[1],B[1]), AU2(G[2],A[2],B[2]), AU3(G[3],A[3],B[3]);orOU0(P[0],A[0],B[0]),OU1(P[1],A[1],B[1]), OU2(P[2],A[2],B[2]), OU3(P[3],A[3],B[3]);chaoqianM(Co,G,P,Ci);First_MFA0(A[0],B[0],Ci,F[0]),FA1(A[1],B[1],Co[1],F[1]), FA2(A[2],B[2],Co[2],F[2]), FA3(A[3],B[3],Co[3],F[3]);endmodule4.测试代码:moduletop_test; //Inputs reg[3:0]A; reg[3:0]B; regCi; //Outputs wire[3:0]F; wire[4:1]Co; //InstantiatetheUnitUnderTest(UUT) topuut( .A(A), .B(B), .Ci(Ci),

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  • 上期介绍了半加器、全加器以及行波进位加法器(RCA),本文介绍超前进位加法器(Lookahead Carry Adder,简称LCA)。在介绍超前进位加法器前,我们先来分析下行波进位加法器的关键路径。一、行波进位加法器关键路径...

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    上期介绍了半加器、全加器以及行波进位加法器(RCA),本文介绍超前进位加法器(Lookahead Carry Adder,简称LCA)。在介绍超前进位加法器前,我们先来分析下行波进位加法器的关键路径。

    一、行波进位加法器关键路径分析

    N比特行波进位加法器可由N个全加器级联而成,电路的延迟包括门延迟和线延迟等,分析忽略线延迟。

    ca5b40ee4dfc8bc84e78944642f62702.png
    单比特全加器门电路图

    从输入a,b,cin到输出s和cout,有以下路径:

    • a->s:经过xor1,xor2两个门电路
    • b->s:经过xor1,xor2两个门电路
    • cin->s:经过xor2一个门店路
    • a->cout:经过xor1,and1,or1三个门电路
    • b->cout:经过xor1,and1,or1三个门电路
    • cin->cout:经过and2,or1两个门电路

    由这些路径可知,从a,b,cin输入数据准备好,到所有的s和cout完成,a或b到cout共有三个门电路延迟,是全加器的最长路径,且s不参与下一级全加器运算,cout将作为下一个cin输入继续计算下一级的s和cout。

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    4比特行波进位加法器关键路径

    由N个全加器级联的行波进位加法器除了第一个进位c1有3个门延迟外,剩余N-1个全加器生成进位需要2个门电路延迟,所以N比特行波进位加法器最长路径共有“(3+(N-1)*2)=2N+1”个门电路延迟,如上图4比特行波进位加法器,红色描绘的路径即是最长路径,共有2*4+1=9个门电路延迟。

    二、超前进位加法器

    对于更宽的加法器N,行波进位加法器关键路径越长,限制了加法器的性能,对于高速处理器等将是个极大的瓶颈。所以,本文介绍的超前进位加法器优化改进行波进位器的关键路径。RCA的缺点在于第k位的进位Ck必须依赖于前一级的Ck-1,所以最高位的进位将必须等待之前所有级进位计算完毕后才能计算出结果。所以,超前进位加法器的思想是并行计算进位Ck。

    416a4b709be9782432112c6c8e20fc56.png

    观察上式s和c,将共有部分分别定义:

    58f3ca24b953aeb1e423e73ce759f4a3.png

    对于N比特LCA加法器,进位与和公式将重新书写如下:

    a5675283a98275eb50ee48f12e79c62a.png

    其中:

    bd023acc31a45445279f38e3fdaa263f.png

    其门电路图如下,其实是个半加器:

    88cc6fdb35e8b99ac23a90349ed2ae27.png

    以4比特LCA加法器为例,其进位链与和公式分别计算如下:

    2a472f44c574418b9a586da63c317a18.png

    9b4bf7e010c2cd19ecbc96cec6eed2d9.png

    根据上述式子,可以计算出Ci和Si,其结构图为:

    c22e4c769cfa1cf4ad4dafe845a81c88.png
    4比特超前进位加法器结构图

    根据超前进位加法器中进位链c和输出s的物理实现方式不同,大致可分成以下三类:

    • 递归超前进位加法器(Recursive Lookahead Carry Adder,简称RLCA)
    • 分类超前进位加法器(Block Lookahead Carry Adder,BCLA),也称(section-carry-based carry-lookahead adder)
    • 混合型超前进位加法器

    以上不同种类LCA之后细讲。对于位宽更大的LCA如16,32,64比特LCA等可以并行生成所有的PG和进位C,但这会造成电路极大的扇入和扇出;另外可以根据4比特LCA级联而成,如16比特LCA可由如下图级联而成(属RLCA):

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    4比特LCA级联而成的16比特LCA

    三、超前进位加法器关键路径分析

    为什么超前进位加法器在速度方面相比行波进位加法器更胜一筹?当然,从进位链的生成上也可以看出,我们从进位链C4来对比一下。

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    LCA进位的c4门电路图

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    LCA输出S3门电路图

    从输入所有的a,b和c0,LCA的输出进位c4只需要3级门电路延迟,c0,c1,c2,c3同时生成,同时由于S3=P3 xor c3,所以4比特LCA关键路径为4级门延迟。虽然经过了很多门电路,但他们的计算是同时的,而4比特RCA计算出c4需要9个门电路延迟。同样是32比特加法器,理想的LCA(全部展开所有的进位逻辑)关键路径延迟理论上只需要4个门电路,而RCA的关键路径延迟为65个门电路。如果采用4比特级联LCA,形成32比特LCA,则需要(3+7*2+1)=18级门电路延迟,相比RCA,缩短了关键路径的长度。

    以上比较忽略多输入门延迟,真正的门电路延迟计算需根据不同的门电路库文件,且对AND/OR/NAND等门电路输入数目有限制,如通常的4输入。此处只可意会。

    总而言之,RCA的缺点在于关键路径长,限制了速度,性能不高;LCA关键路径短,速度快,进位链计算依赖少,但对于位宽较大的加法器,PG和进位生成逻辑大,存在较大扇入扇出,变化信号多,会有较多的glitch,且面积与复杂度比同等的RCA大。

    四、Verilog描述

    以下参数化LCA基于4比特LCA设计,width可参数化定义为4的倍数,如20,24,32等。

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  • 超前进位加法器原理与设计一、行波进位加法器关键路径分析N比特行波进位加法器可由N个全加器级联而成,电路的延迟包括门延迟和线延迟等,分析忽略线延迟。单比特全加器门电路图从输入a,b,cin到输出s和cout,有以下...

    超前进位加法器原理与设计

    一、行波进位加法器关键路径分析

    N比特行波进位加法器可由N个全加器级联而成,电路的延迟包括门延迟和线延迟等,分析忽略线延迟。

    单比特全加器门电路图

    从输入a,b,cin到输出s和cout,有以下路径:

    • a->s:经过xor1,xor2两个门电路
    • b->s:经过xor1,xor2两个门电路
    • cin->s:经过xor2一个门店路
    • a->cout:经过xor1,and1,or1三个门电路
    • b->cout:经过xor1,and1,or1三个门电路
    • cin->cout:经过and2,or1两个门电路

    由这些路径可知,从a,b,cin输入数据准备好,到所有的s和cout完成,a或b到cout共有三个门电路延迟,是全加器的最长路径,且s不参与下一级全加器运算,cout将作为下一个cin输入继续计算下一级的s和cout。

    4比特行波进位加法器关键路径

    由N个全加器级联的行波进位加法器除了第一个进位c1有3个门延迟外,剩余N-1个全加器生成进位需要2个门电路延迟,所以N比特行波进位加法器最长路径共有“(3+(N-1)*2)=2N+1”个门电路延迟,如上图4比特行波进位加法器,红色描绘的路径即是最长路径,共有2*4+1=9个门电路延迟。

    二、超前进位加法器

    对于更宽的加法器N,行波进位加法器关键路径越长,限制了加法器的性能,对于高速处理器等将是个极大的瓶颈。所以,本文介绍的超前进位加法器优化改进行波进位器的关键路径。RCA的缺点在于第k位的进位Ck必须依赖于前一级的Ck-1,所以最高位的进位将必须等待之前所有级进位计算完毕后才能计算出结果。所以,超前进位加法器的思想是并行计算进位Ck。

    观察上式s和c,将共有部分分别定义:

    对于N比特LCA加法器,进位与和公式将重新书写如下:

    其中:

    其门电路图如下,其实是个半加器:

    以4比特LCA加法器为例,其进位链与和公式分别计算如下:

    根据上述式子,可以计算出Ci和Si,其结构图为:

    4比特超前进位加法器结构图

    根据超前进位加法器中进位链c和输出s的物理实现方式不同,大致可分成以下三类:

    • 递归超前进位加法器(Recursive Lookahead Carry Adder,简称RLCA)
    • 分类超前进位加法器(Block Lookahead Carry Adder,BCLA),也称(section-carry-based carry-lookahead adder)
    • 混合型超前进位加法器

    以上不同种类LCA之后细讲。对于位宽更大的LCA如16,32,64比特LCA等可以并行生成所有的PG和进位C,但这会造成电路极大的扇入和扇出;另外可以根据4比特LCA级联而成,如16比特LCA可由如下图级联而成(属RLCA):

    4比特LCA级联而成的16比特LCA

    三、超前进位加法器关键路径分析

    为什么超前进位加法器在速度方面相比行波进位加法器更胜一筹?当然,从进位链的生成上也可以看出,我们从进位链C4来对比一下。

    LCA进位的c4门电路图
    LCA输出S3门电路图

    从输入所有的a,b和c0,LCA的输出进位c4只需要3级门电路延迟,c0,c1,c2,c3同时生成,同时由于S3=P3 xor c3,所以4比特LCA关键路径为4级门延迟。虽然经过了很多门电路,但他们的计算是同时的,而4比特RCA计算出c4需要9个门电路延迟。同样是32比特加法器,理想的LCA(全部展开所有的进位逻辑)关键路径延迟理论上只需要4个门电路,而RCA的关键路径延迟为65个门电路。如果采用4比特级联LCA,形成32比特LCA,则需要(3+7*2+1)=18级门电路延迟,相比RCA,缩短了关键路径的长度。

    以上比较忽略多输入门延迟,真正的门电路延迟计算需根据不同的门电路库文件,且对AND/OR/NAND等门电路输入数目有限制,如通常的4输入。此处只可意会。

    总而言之,RCA的缺点在于关键路径长,限制了速度,性能不高;LCA关键路径短,速度快,进位链计算依赖少,但对于位宽较大的加法器,PG和进位生成逻辑大,存在较大扇入扇出,变化信号多,会有较多的glitch,且面积与复杂度比同等的RCA大。

    四、Verilog描述

    以下参数化LCA基于4比特LCA设计,width可参数化定义为4的倍数,如20,24,32等。

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  • 二、超前进位加法器 三、超前进位加法器关键路径分析 四、Verilog描述 上期介绍了半加器、全加器以及行波进位加法器(RCA),本文介绍超前进位加法器(Lookahead Carry Adder,简称LCA)。在介绍超前进位加法器前...
  • 超前进位加法器的理解-转自左手执者 原视频链接:https://www.bilibili.com/video/BV1N7411k7sb?from=search&seid=14015528391644296862 得到 继续化简 得到 欢迎使用Markdown编辑器 你好! 这是你第一次使用...
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  • 代码准确可靠。4位超前进位加法器的数据流建模。利用Verilog HDL数据流建模方法建立4位超前进位加法器,并完成仿真和综合
  • 超前进位加法器的设计超前进位加法器的设计
  • 参考4位超前进位加法器的8位超前进位加法器数据流建模+层次建模,试用Verilog HDL对其进行建模,有测试文件,代码准确无错。
  • 超前进位加法器.rar

    2020-12-26 17:39:05
    数字逻辑课程的实验设计超前进位加法器
  • 超前进位加法器verilog代码 verilog代码 , 超前进位
  • 超前进位加法器FPGA

    2018-06-29 11:23:50
    此设计是超前进位加法器,包括ise工程,应用于CPU设计之中。
  • 大位宽超前进位加法器 无疑就是位数较多时的超前进位加法器,是用超前进位加法器实现的。 1. 串行进位加法器 半加器:不包含进位的加法器,需要两个门实现。 S=X⊕YS = X \oplus YS=X⊕Y C=X∧YC = X \land YC=X∧...
  • 一、半加器和全加器 二、行波进位加法器 三、超前进位加法器(Carry-Lookahead Adder,CLA) https://www.jianshu.com/p/6ce9cad8b467
  • 用verilog语言
  • 计算机组成及汇编原理实验报告-----超前进位加法器设计实验 (1)掌握超前进位加法器原理及其设计方法。 (2)熟悉CPLD应用设计及EDA软件的使用。
  • 4bit超前进位加法器(CLA)源代码,用组合逻辑实现
  • 8 位超前进位加法器

    2013-07-25 10:57:19
    8 位超前进位加法器
  • 超前进位加法器(较为详细讲解)

    万次阅读 多人点赞 2020-05-17 17:39:57
    超前进位加法器
  • 基于Verilog代码实现的Wallace树8*8乘法器+16位超前进位加法器
  • 四位超前进位加法器

    2011-11-28 21:26:30
    四位超前进位加法器实验报告,图形及图形分析
  • 串行加法器 并行加法器 超前进位加法器

    万次阅读 多人点赞 2018-03-27 14:05:55
    1.串行加法器串行加法器加法器执行位串行行操作,利用多个时钟周期完成一次加法运算,即输入操作数和输出结果方式为随时钟串行输入/输出。位并行加法器速度高,但是占用资源多。在许多实际应用中并不需要这样高的...
  • VERILOG 超前进位加法器 加法器 速度较快
  • 16位超前进位加法器

    2015-07-18 21:55:47
    eetop.cn_Verilog 实现一个16位超前进位加法器.对初学者是十分有帮助的
  • 超前进位加法器

    千次阅读 2019-08-09 00:01:19
    之前学习了一位半加器与一/四位全加器的相关知识,接着学习超前进位加法器加深认识 八位级联进位加法器 设计文件 采用硬件行为方式描述八位全加器 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 ...

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超前进位加法器原理