精华内容
下载资源
问答
  • 同步10进制减法计数器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 四位二进制减法计数器 电子计数器电路仿真
  • 本电路实现了同步五进制减法计数器的功能: 电路能准确地按照五进制减法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 简单对加法/减法计数器使用Verilog进行表述 减法计数器 always @ ( posedge CLK or posedge RST ) begin if( RST ) begin r_CNT <=9'd0 ; end else begin if (r_CNT != 9'd0) begin r_CNT <= r

    前言

    简单对加法/减法计数器使用Verilog进行表述

    减法计数器

        always @ ( posedge CLK or posedge RST ) begin
            if( RST ) begin
                r_CNT               <=9'd0 ;
            end else begin
                if (r_CNT != 9'd0) begin 
                    r_CNT           <= r_CNT - 1'b1 ;
                end else if (s_SET) begin 
                    r_CNT           <= r_REG_SIZE[8:0];
                end else begin 
                    r_CNT           <= r_CNT;
                end 
            end
        end

     

     

     

     

    展开全文
  • 4、设计实现四位二进制减法计数器(缺0000 0001 0010) 工作计划与进度安排: 第一周 熟悉Multisim环境及QuartusⅡ环境,练习数字系统设计方法, 包括采用触发器设计和超高速硬件描述语言设计,体会自上而 下、...
  • 多线程之减法计数器

    2021-04-11 09:47:19
    ...//减法计数器 public class CountDownLatchDemo { public static void main(String[] args) throws InterruptedException { //总数是5 CountDownLatch countDownLatch = new CountDownLatc.
    package com.lyon.juc;
    
    import java.util.concurrent.CountDownLatch;
    
    //减法计数器
    public class CountDownLatchDemo {
        public static void main(String[] args) throws InterruptedException {
            //总数是5
            CountDownLatch countDownLatch = new CountDownLatch(5);
            for (int i = 1; i <= 5; i++) {
                new Thread(()->{
                    System.out.println(Thread.currentThread().getName()+"go out");
                    countDownLatch.countDown();//数量减1
                },String.valueOf(i)).start();
            }
            countDownLatch.await();//等待计数器归零,然后在向下执行
            System.out.println("Close door");
        }
    }
    
    
    展开全文
  • 使用VHDL实现10进制减法计数器,有以下功能: (1)开发平台为ISE14.7 (2)代码已例化,分为顶层文件和三个模块:分频器、计数器、数码管。 (3)计数器具有清零和置数的功能。
  • 用T触发器构成的同步2进制减法计数器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 异步二进制减法计数器如图1-1所示减法计数器的结构原理1-1减法计数器的结构原理该计数器是一个3位二进制异步减法计数器,它与前面介绍过的3位二进制异步加法计 数器一样,是由3个JK触发器组成,其中J、K端都悬空...

    异步二进制减法计数器如图1-1所示

    11ba4042e8f8c97f84d115d9e0dbfecb.png

    减法计数器的结构原理

    1-1减法计数器的结构原理

    该计数器是一个3位二进制异步减法计数器,它与前面介绍过的3位二进制异步加法计 数器一样,是由3个JK触发器组成,其中J、K端都悬空(相当于J=1、K=1),两者的不同 之处在于,减法计数器是将前一个触发器的Q非端与下一个触发器的CP端相连。

    39a72379f04a9292cb56e182f972483e.png

    电子时代

    计数器原理

    计数器的工作过程分为两步。

    第一步:计数器复位清零。

    在工作前应先对计数器进行复位清零。在复位位控制端CR非送一个负脉冲到各触发器Rd 端,触发器状态都变为“0”,即Q2Q1Q0=000 。

    795c26a3a0018fba2b9127a1ed928824.png

    数字时代

    第二步:计数器开始计数。

    当第1个时钟脉冲的下降沿到触发器F0的CP端(即C端)时,触发器F0开始工作,由 于J=K=1, JK触发器的功能是翻转,触发器F0的状态由“0”变为“1”,即Q0=1, Q0由“1” 变为“0”,这相当于一个脉冲的下降沿,它送到触发器F1的CP端,触发器E的状态由“0” 变为“1”,即Q1=1, Q由“1”变为“0”,它送到触发器F2的CP端,触发器F2的状态由 “0,变为“1”,Q2=1, 3个触发器的状态均为“1”,计数器的输出为Q2Q1Q0=111。

    当第2个时钟脉冲的下降沿到触发器F°的CP端时,触发器F。状态翻转,Qo由“1”变 为“0”,Qo则由“0”变为“1”,触发器Fi的状态不变,触发器F2的状态也不变,计数器 的输出为Q2Q1Q0=110。

    当第3个时钟脉冲下降沿到触发器F0的CP端,时F0触发器状态又翻转,Q0由“0”变为“ 1 ”, Q0则由“1”变为“0”(相当于脉冲的下降沿),它送到F1的CP端,触发器F1状态翻转,Q1 由“1”变为“0”,Q则由“0”变为“1”,触发器F2状态不变,计数器的输出为101.

    同样道理,当第47个脉冲到来时,计数器的Q2Q1Q0依次变为100、011、010、001。 由此可见,随着脉冲的不断到来,计数器的计数值不断递减,这种计数器成为减法计数器。当 再给输入一个脉冲时,Q2Q1Q0又变为000,随着时钟脉冲的不断到来,计数器又重新开始对脉 冲进行计数。

    3位异步二进制减法计数器的时钟脉冲输入个数与计数器的状态见表1-1.

    4d648495549c777c841b8ad381c6d459.png

    表1-1计数器状态表

    展开全文
  • 模60的减法计数器 module second( input wire clk, output reg sec); reg [27:0]q1; always @(posedge clk) begin if(q1==50000000) begin q1<=0; sec<=~sec; end else q1<=q1+1; e

    模60的减法计数器

    module second(
    input wire clk,
    output reg sec);
    reg [27:0]q1;
    always @(posedge clk)
        begin 
            if(q1==50000000)
                begin
                    q1<=0;
                    sec<=~sec;
                 end
        else
            q1<=q1+1;
        end
    endmodule
    
    
    module cnt24(
    input wire clk,
    output reg [3:0] cnt60_L,
    output reg [3:0] cnt60_H,
    output reg carry
        );
        initial begin
            cnt60_L=5;
            cnt60_H=2;
        end
        
        always @(posedge clk)
            begin
                carry<=0;
                cnt60_L<=cnt60_L-1;
                if(cnt60_L==0)
                    begin
                        cnt60_L<=9;
                        cnt60_H<=cnt60_H-1;
                    end 
               if(cnt60_H==0 && cnt60_L==0)
                  begin
                       cnt60_L<=5;
                       cnt60_H<=2;
                       carry<=1;
                 end
             end
    endmodule
    
    module top(
        input wire clk,
        output wire [3:0] second_L,
        output wire [3:0] second_H
        );
        wire jinwei;
    
        second U0(
            .clk(clk),
            .sec(jinwei)
        );
    
        cnt24 U1(
            .clk(jinwei),
            .cnt60_L(second_L),
            .cnt60_H(second_H)
            );
    endmodule
    
    
    module cnt24jianfa(
    input clk,
    input rst_n,
    //input [7:0] x,      //等待显示的BCD码
    output reg [6:0] a_to_g, //段信号
    output reg [1:0] an  //位选信号
    );
    wire [3:0]L;
    wire [3:0]H;
    
    top zhuogege(
    .clk(clk),
    .second_L(L),
    .second_H(H)
    );
    wire [7:0]x={H,L};
    //x={H,L};
    //时钟分频 计数器
    reg [19:0] clkdiv;
    always @(posedge clk or negedge rst_n)
    begin
    	if(!rst_n)
    		clkdiv<=20'd0;
    	else
    		clkdiv<=clkdiv+1;
    end
    /*利用计数器自动溢出时间,即就是clkdiv从0~11111111111111111111循环计数,
    则clk[19]会在0~1之间以5.24ms为时间间隔变化  2^19=524288
    (即后19位全0到全1的计数时间)
    */
    
    //bitcnt: 位扫描信号 0~1循环变化 扫描周期 5.24ms    控制总扫描时间不超过10ms,单个数码管显示时间约为5ms
    wire  bitcnt;
    assign bitcnt=clkdiv[19];
    
    //an:位选信号产生,高有效
    always @(posedge clk or negedge rst_n)
    begin 
    if(!rst_n)
    	an=2'd0;
    else
    	case(bitcnt)
    	1'd0:an=2'b01;
    	1'd1:an=2'b10;
        endcase
    end
    
    
    //digit 当前带显示的数字
     
     reg [3:0]digit;
    always @(posedge clk or negedge rst_n)
    begin
    if (!rst_n)
    	digit=4'd0;
    else
    	case(bitcnt)
    	2'd0:digit=x[3:0];
    	2'd1:digit=x[7:4];
    	default:digit=4'd0;
    	endcase
    end
    
    //a_to_g: 段码信号,共阴极数码管,段码高有效。 7段译码表
    always @(posedge clk or negedge rst_n)
    begin
    if(!rst_n)
    	a_to_g=7'b1111111;
    else
    	case(digit)
    	0:a_to_g=7'b1111110;//段码位序由高到低为a-g
    	1:a_to_g=7'b0110000;
    	2:a_to_g=7'b1101101;
    	3:a_to_g=7'b1111001;
    	4:a_to_g=7'b0110011;
    	5:a_to_g=7'b1011011;
    	6:a_to_g=7'b1011111;
    	7:a_to_g=7'b1110000;
    	8:a_to_g=7'b1111111;
    	9:a_to_g=7'b1111011;
    	default:a_to_g=7'b1111110;
    	endcase
    end
    endmodule
    
    

    备注:本代码由西安交通大学电气工程及其自动化专业学生使用,如有侵权,联系作者删除。 本代码为西安交通大学学生备忘而用。
    如果有共同爱好者,可以一起学习
    qq:2685783428

    如果代码有用,请尽情的点赞和打赏即可
    白嫖不可取哦,亲(づ ̄3 ̄)づ╭❤~

    展开全文
  • 贵州大学实验报告学院: 专业: 班级姓名学号实验组实验时间指导教师成绩实验项目名称4位二进制加减法计数器实验目的了解二进制加减法计数器的设计,进一步了解,熟悉和掌握quartusII的使用方法学习verilog HDL的...
  • 用T'触发器74LS76构成的异步二进制减法计数器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 2片74190接成100进制减法计数器

    千次阅读 2019-11-29 16:17:24
    使用74190接成同步100进制减法计数器, 要使2片74190都在做减法运算, 那么两片74190的U/D'引脚须置为高电平. 由于我们暂时不需要使用74190的预置数功能, 故将两片74190的LOAD'引脚都置为高电平. 这里我仿照之前用...
  • 同步八进制可逆加减法计数器设计

    千次阅读 2019-09-29 11:12:11
    在设计同步八进制可逆加减法计数器前, 要将设计的流程了然于心: ①逻辑抽象(输入输出变量/状态变量/状态编码/所需触发器数量/状态转换关系), ②绘制状态图, 之后将其转换为状态表, ③根据状态表绘制状态激励表, ...
  • 从零开始的FPGA学习6-计数器加法计数器原理代码仿真波形RTL减法计数器原理代码仿真波形RTL结束语 加法计数器 原理 每次时钟脉冲信号 clk 为上升沿时, 计数器会将计数值加 1。下图为模4计数器。 代码 module lab( ...
  • 带异步复位和计数使能控制的8位二进制减法计数器设计 带异步复位和计数使能控制的8位二进制减法计数器设计
  • CountDownLatch(减法计数器) 代码理解: package com.CountDownLatch; import java.util.concurrent.CountDownLatch; public class CountDownLatchDemo { public static void main(String[] args) throws ...
  • 减法计数器,是用vb来实现的,希望大家喜欢,并能给予添加补充。
  • 数电课程设计-四位二进制减法计数器目录:一.课程设目的 1 二.课设题目实现框图 1 2 三.实现过程 1 3 1.VHDL 1 13 1.1建立工程 1 13 1.2VHDL源程序 6 3 1.3编译及仿真过程 8 3 1.4引脚锁定及下载 11 3 ...
  • 基于触发器的三位二进制同步减法计数器无效态000/110 1 课程设计的目的与作用 掌握用multisim 的电路仿真程序 熟悉同步计数器工作原理和逻辑功能 熟悉计数器电路的分析和设计方法 掌握161 芯片集联成任意进制同步...
  •  本文使用VHDL语言设计10进制减法计数器,附带清零和置数功能。将项目分为分频器、计数器、数码管三个部分,采用元器件例化的方式,自顶向下设计。 目录一、代码1.1 顶层文件1.2 分频器1.3 计数器1.4 数码管二、...
  • 整数加减法计数器

    千次阅读 2018-02-10 09:37:24
    有没有人能想出一个较简洁的c语言代码程序呢,万分感谢【任务描述】编写一个练习器,提供给小学生使用,可进行100以内任意三个整数的加减法混合练习。【功能要求】(1)随机生成加减法混合运算题目,题目中的三个...
  • 很好的数电课程设计:内容有:十三进制同步减法计数器,串行序列信号检测器,六进制同步加法计数器。设计准确。希望对课设的朋友有帮助。
  • 异步八进制减法计数器

    千次阅读 2019-10-26 12:02:16
  • 通过课程设计锻炼动手能力和思维能力检测实际操作能力以及所学知识。 增强对所学知识的认识,加深电路的理解,使所学知识形成一个串联网巩固知新。扩展知识面。使自己对所学知识有一个总括的把握。
  • 通用计数器可以用于的行业和场景是航空航天、导弹、武器等领域的时间测量和晶振,电子元器件等科研、计量领域的时间、频率测量,因此选择一款合适的通用计数器就显得尤其重要,用户需要从性能指标、性价比、功能指标...
  • 异步八进制减法计数器分析

    千次阅读 2019-10-10 20:52:10
    异步时序逻辑电路分析步骤: (1)列方程组: ①时钟方程, ②激励方程,③次态方程. (2)绘制状态表. 绘制状态表时的思路与同步时序逻辑电路有些许不同: 要根据每个触发器的时钟方程来填充状态表....
  • 在目前的市场中测量时间/频率的设备普遍的有示波器,频谱仪和频率计数器三种,其中示波器在进行频率测量时相对测量精度较低误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱,单相对测量速度较慢,无法实时...
  • Verilog HDL 之 4位二进制加减法计数器 一、原理  计数器是数字系统中用的较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数,还可以实现分频、定时等功能。  计数器的种类很多。按脉冲方式可以分为同步...

空空如也

空空如也

1 2 3 4 5 ... 19
收藏数 361
精华内容 144
关键字:

减法计数器