【2022.04西南交大数电实验】

【2022.04.17 更新修改了一个错误：

assign CO = (upd & (Q == 4'd9)) | (~upd & (Q == 4'd0) & ~clr);

~clr改为了clr：

assign CO = (upd & (Q == 4'd9)) | (~upd & (Q == 4'd0) & clr);

另外 ，把代码修得整齐好看了一点】

【代码参考博主weixin_49270464，已进行适当修改，符合实验要求。本代码及波形已通过老师验收。仅供参考。】

module yck_1716_3_1(codeout, Q, clkin, clr, CO, upd, en, load, data);
	input clkin, clr, upd, en, load;
	input [3: 0] data;
	output [6: 0] codeout;
	output [3: 0] Q;
	output CO; 
	yck_1716_3_3(clkin, clr, Q, CO, upd, en, load, data);
	yck_1716_3_2(codeout, Q);
endmodule

module yck_1716_3_3(clkin, clr, Q, CO, upd, en, load, data);   //十进制计数器
	input  clkin, clr, upd, en, load;
	input  [3: 0] data;
	output [3: 0] Q;
	reg [3: 0] Q;
	output wire CO;
	always@(posedge clkin, negedge clr)
		if(!clr)			//异步清零
			Q <= 4'd0;
		else if(!load)		//同步置数（若为低电平则直接赋值，数码管显示本时刻数值）
			Q <= data;
		else if(en)		    //使能（en高电平）
			begin
				if(upd)			//同步置数，加法计数（upd=1）
					begin
						if(Q == 4'd9)
							Q <= 4'd0;
						else
							Q <= Q + 4'd1;
					end
				else			//同步置数，减法计数（upd=0）
					begin
						if(Q == 4'd0)
							Q <= 4'd9;
						else
							Q <= Q - 4'd1;
					end
			end
	assign CO = (upd & (Q == 4'd9)) | (~upd & (Q == 4'd0) & clr); 	//（upd为高电平且Q为9）或者（upd为低电平且Q为0且clk为0）
endmodule

module yck_1716_3_2(codeout, Indec);  //译码器
	input [3: 0] Indec;
	output [6: 0] codeout;
	reg [6: 0] codeout;
	always@(Indec)
	begin
		case(Indec)	
		4'b0000: codeout = 7'b1111110;
		4'b0001: codeout = 7'b0110000;
		4'b0010: codeout = 7'b1101101;
		4'b0011: codeout = 7'b1111001;
		4'b0100: codeout = 7'b0110011;
		4'b0101: codeout = 7'b1011011;
		4'b0110: codeout = 7'b1011111;
		4'b0111: codeout = 7'b1110000;
		4'b1000: codeout = 7'b1111111;
		4'b1001: codeout = 7'b1111011;
		default: codeout = 7'bx;
		endcase
	end
endmodule

PS.注意实验箱是否故障，及时更换，不要浪费时间。

• 十进制计数器M=10，采取BCD编码方式从0000->1001，共有6个无效状态，检查自启动问题。可逆说明加法和减法两种模式都可以，需要增加一个控制端M=1时为加法计数
• 很复杂的原理图，看了就怀念Verilog

• 直接根据激励方程连接电路图，在第一次仿真时出现错误，检查几遍连线均没发现问题（应该还是有问题的）把一些端口直接命名的线连上后重新仿真后终于出来结果

• 根据波形图可以看出，当M=1时计数从0000到1001并在1001时输出一个正脉冲，当M=0时计数从1001到0000并在0000时输出一个脉冲

• 最后检查自启动问题
  

首先解决十进制可逆计数器问题

所谓可逆计数器，就是说它不但要实现自加功能还要实现自减功能。分为两个部分去写（自加器和自减器），两部分都要控制在0-9以内，也就是二进制0000-1001之间，当然如果自加到9或者自减到0的时候要向co借位或进位，这样十进制可逆计数器的功能就可以完整实现了。

再通过控制输入x来实现自加与自减功能的切换
当x输入为高电平时为自加器
当x输入为低电平时为自减器
（代码附在最后）

再解决混合层次化文件设计

首先老规矩创建项目并选对芯片

这里的顶层文件选择创建的Block Diagram/Schematic Fille的格式也就是原理图的形式

PS：相较于文本顶层文件的形式，原理图的形式可以更加直观地看到自己的连线不容易出错。

看到的所创建的Block Diagram/Schematic Fille就是这样啦,
双击空白区域，就可以看到元器件库，在Project中选择自己设计的元器件或者在软件自带器件库里选择合适的元器件。

比如这里要选择74248七段译码器，元器件库里有就可以直接搜索74248，找到后选择OK安放到合适位置。

如果要选择自己设计的器件的话，首先要进行原理图文件生成操作。
其实就是选中自己的文件然后在这里点击
Create Symbol Files for Current File

创建好原理图后，就可以在器件库里面看到自己的器件了（仍然是双击空白区域）。

需要的器件就都在原理图上了，接下来要做的就是接线，接线有两种方法。
第一种，和物理接线方式相同就是把对应的线引出然后连上对应的接口。
第二种就是将线拖出一段，然后直接将其命名，命名相同的引线即为连通。
这是按照第二种接线操作完成后的效果。

图中的input和output均为外部接口，输入和输出。

下面贴上十进制可逆计数器的代码

module kenijishuqi(clk,clr,x,q,co);  //十进制可逆计数器
input clk,clr,x;
output reg co;
output reg[3:0] q;
always@(posedge clk or negedge clr)
begin
	if (clr==1'b0)
	q<=4'b0000;
	else
	begin
		if (x == 1'b1)   //自加器
		begin
			if (q==4'b1001)
			q<=4'b0000;
			else if(q>=4'b0000&&q<4'b1001)
			q<=q+1'b1;
			else
			q<=4'b0000;
			end
		if (x == 1'b0)  //自减器
		begin 
		if (q==4'b0000)
		q<= 4'b1001;
		else if(q>4'b0000&&q<=4'b1001)
		q<=q-1'b1;
		else q<=4'b0000;
		end
	end
end
always@ (q)
begin
if (clr == 1'b0)
co<=1'b0;
else if (x==1'b1&&q==4'b1001) co<=1'b1;  //自加器时逢9进位
else if (x==1'b0&&q==4'b0000) co<=1'b1;  //自减器时逢0借位
else co <= 0;
end
endmodule
``