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  • (61)FPGA面试题-使用Verilog语言编写异步复位同步释放代码
    2022-02-16 13:45:46

    1.1 FPGA面试题-使用Verilog语言编写异步复位同步释放代码

    1.1.1 本节目录

    1)本节目录;

    2)本节引言;

    3)FPGA简介;

    4)FPGA面试题-使用Verilog语言编写异步复位同步释放代码;

    5)结束语。

    1.1.2 本节引言

    “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。

    1.1.3 FPGA简介

    FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

    FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同,FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析,结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向,对我国科技水平的全面提高具有非常重要的推动作用。

    与传统模式的芯片设计进行对比,FPGA 芯片并非单纯局限于研究以及设计芯片ÿ

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    目录

    1、同步复位

    同步复位的优缺点:

    2、异步复位

    异步复位的优缺点:

    3、异步复位同步释放


    1、同步复位

    同步复位,即如果复位信号有效,则只能在时钟上升沿让电路复位。

        always @ (posedge clk) begin
            if (!rst_n)
                xxxx;
        end
    

    注意:在此always块中,敏感量只有一个,即clk的上升沿,此含义是,只有在clk的上升沿才能执行always块,否则不执行。于是如果复位信号有效,也只能等到clk上升沿才能执行always块,才能使电路复位!

    同步复位的优缺点:

    2、异步复位

    复位信号不受时钟的控制,无论时钟沿是否到来,只要复位信号有效,就会对系统进行复位。

    一般让复位信号低电平有效。

    always @ (posedge clk or negedge rst_n) 
        begin
            if (!rst_n)
                xxxx;
            else if (xx) 
                begin
                    xxxx;
                end
        end
    

    注意:在此always块中,敏感量为两个,一个是clk的上升沿(posedge clk),一个是复位信号rst_n的下降沿(negedge rst_n),当复位信号下降沿出现时,不论clk在什么状态,都执行always块,即复位!

    异步复位的优缺点:

    3、异步复位同步释放

    假设复位信号低电平有效rst_n,当复位信号无效时,也就是复位信号拉高时,即为复位信号的释放。

    由于异步复位信号与时钟无必然联系,两者都是独立的,所以复位信号的释放将有一定的概率导致电路出现亚稳态。

    所谓异步复位同步释放,就是在rst_n信号为低时,立刻进行复位,而rst_n信号由低到高释放时,为了防止亚稳态的出现,将rst_n信号用DFF向后延一周期,达到与时钟clk边沿同步的目的。

    经典的异步复位同步释放代码如下:

    module asyn_reset(
    	clk	    ,
    	rst_n	,
    	
    	rst_s2
    );
    
    input clk	;
    input rst_n	;
    
    output reg rst_s2;
    
    reg rst_s1;
    
    always @ (posedge clk or negedge rst_n) begin
    	if (!rst_n) begin
    		rst_s1 <= 1'b0;
    		rst_s2 <= 1'b0;
    	end
    	else begin
    	   rst_s1 <= 1'b1	;
    	   rst_s2 <= rst_s1	;
    	end
    end
    
    endmodule
    

    综合出的电路如下:

     

    复位信号拉高,相当于rst_n对高电平进行采样;

    由于异步复位需要在时钟上升沿进行释放,故在rst_n=1后,让信号rst_s1对电平1进行采样,之后再打一拍到寄存器rst_s2。相当于高电平被打了两拍才输出到rst_s2,达到了复位信号的释放与时钟clk同步的目的。

    参考文献:

    https://blog.csdn.net/qq_15062763/article/details/90904439

    https://wenku.baidu.com/view/c37de13833687e21af45a9b4.html?fixfr=jKwnv4c1UWtlWAAJ3HoeFA%253D%253D&fr=income3-wk_app_search_ctr-search

    https://wenku.baidu.com/view/2e6e9cfa941ea76e58fa049c.html?fixfr=QTAlS%252BuwrTmm0T%252BOwLb2pw%253D%253D&fr=income1-wk_app_search_ctr-search

    展开全文
  • 同步、异步复位、异步复位同步释放 文章目录1、同步复位2、异步复位2.1、异步复位的隐患3、异步复位、同步释放 1、同步复位   同步复位,顾名思义是复位信号和时钟同步,当时钟上升沿检测到复位信号,执行复位...

    同步、异步复位、异步复位同步释放


    1、同步复位

      同步复位,顾名思义是复位信号和时钟同步,当时钟上升沿检测到复位信号,执行复位操作。同步复位没有用到寄存器的异步复位CLR端口,综合出来的实际电路只是把复位信号rst_n作为逻辑输入的使能信号。

    同步复位代码:

    //同步复位
    module top
    (
    	input	clk,
    	input	rst_n,
    	input	a,
    	
    	output	reg	b
    	
    );
    
    
    always@(posedge	clk)
    begin
    	if(!rst_n)
    		b <= 1'b0;
    	else
    		b <= a;
    end
    
    endmodule
    

    同步复位RTL视图:
    在这里插入图片描述
      同步复位增加了FPGA内部的资源消耗,同步复位在时钟信号clk的上升沿触发时进行系统是否复位判断,这降低了亚稳态出现概率(只是降低,不可能完全避免),它的缺点在于需要消耗更多的器件资源,无法充分利用专用的复位端口CLR。

    2、异步复位

      异步复位,无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。
    异步复位代码:

    //异步复位
    module top
    (
    	input	clk,
    	input	rst_n,
    	input	a,
    	
    	output	reg	b
    	
    );
    
    
    always@(posedge	clk or negedge rst_n)
    begin
    	if(!rst_n)
    		b <= 1'b0;
    	else
    		b <= a;
    end
    
    endmodule
    
    

    异步复位RTL视图:
    在这里插入图片描述
      FPGA的寄存器都有一个异步清零端(CLR),在这个端口一般接低电平有效的复位信号rst_n,即使设计中是高电平复位,实际综合后也会把异步复位信号反向后接到CLR端。
    异步复位无需增加器件的额外资源,但是存在隐患,异步时钟域的亚稳态问题同样存在于异步复位信号和系统时钟 信号之间。

    2.1、异步复位的隐患

    通过一下实例分析异步复位存在的隐患:

    //异步复位存在的隐患实例
    module top
    (
    	input	clk,
    	input	rst_n,
    	input	a,
    	
    	output	reg	b,
    	output	reg	c
    	
    );
    
    
    always@(posedge	clk or negedge rst_n)
    begin
    	if(!rst_n)
    		b <= 1'b0;
    	else
    		b <= a;
    end
    always@(posedge	clk or negedge rst_n)
    begin
    	if(!rst_n)
    		c <= 1'b0;
    	else
    		c <= b;
    end
    
    endmodule
    

    在这里插入图片描述
      正常情况下,在clk 的上升沿将c的值更新为b,b的值更新为a。一但进入复位,b,c都清零,但是并不能确定复位信号rst_n会在什么时候结束。
    涉及到 建立时间和保持时间 参考博客:建立时间和保持时间
    在这里插入图片描述

    在这里插入图片描述
      如果结束于b_reg和c_reg的{latch edge-setup,latch edge+hold time}时间之外,那么一切都会正常。如果出现在之内,复位信号的撤销(由低变高)出现在clk锁存数据的建立时间或者保持时间之内,此时clk检测到rst_n的状态就会是一个亚稳态(不确定是0还是1),就会导致输出数据的错误。
      也有可能一个reg处于复位,另一个reg跳出了复位,均会影响系统的正常工作,如果更大的项目隐患就更大了。

    3、异步复位、同步释放

      为了消除亚稳态的产生,利用两个同一时钟沿触发的层叠寄存器,将异步信号同步化:

    //异步复位、同步释放
    module top
    (
    	input	clk,
    	input	rst_n,
    	input	a,
    	
    	output	reg	b
    	
    );
    reg	rst_n_r;
    reg	rst_n_rr;
    
    always@(posedge	clk)
    begin
    	{rst_n_rr,rst_n_r} <= {rst_n_r,rst_n};
    end
    
    always@(posedge	clk or negedge rst_n_rr)
    begin
    	if(!rst_n_rr)
    		b <= 1'b0;
    	else
    		b <= a;
    end
    
    endmodule
    

    在这里插入图片描述

    ★★★如有错误,欢迎指导!!!

    展开全文
  • 常用复位方式有:异步复位,同步复位,以及异步复位同步释放。 异步复位: 实现代码: 综合电路: 基本概念:对于异步复位键有恢复时间(recovery time)和去除时间(removal time),其相当于采样沿的建立时间和...

    复位是将片上各寄存器恢复初始状态,释放是指寄存器离开初始状态,开始工作。

    常用复位方式有:异步复位,同步复位,以及异步复位同步释放。

    异步复位:

    实现代码:

     

    综合电路:

    基本概念:对于异步复位键有恢复时间(recovery time)和去除时间(removal time),其相当于采样沿的建立时间和保持时间,如果复位键下拉位于采样边沿附近,不满足其时序约束,则会产生亚稳态,当复位键释放的时候也是同样道理。

    同步复位:与异步复位同理,易不满足建立时间和保持时间。

    异步复位同步释放:任何时刻可以下拉复位,一般下拉复位会持续一段稳定时间,所以第一个周期下拉可能会产生亚稳态,而后续稳定时间会使复位成功,但复位释放时刻不允许产生亚稳态,否则会对数据功能造成错误,因此当源时钟释放复位信号,只有在目的时钟采样沿会对其采集,则不会产生亚稳态,这个过程也称之为同步释放。

    代码如下:

     对应RTL电路如下:

     

     

     说明,asyn2作为主模块的复位信号。

    展开全文
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