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  • Gen2)采用了8b/10b编码,因此其有效数据速率为物理线路上的速率的80%。即Gen1的有效速率为2.0Gbps=2.5Gbps*80%,而Gen2的有效速率为4Gbps=5Gbps*80%。 如果以数据包的Data Payload为真实有效...

    转载地址:http://blog.chinaaet.com/justlxy/p/5100062236

    前面的文章提到过PCIe总线(Gen1&Gen2)采用了8b/10b编码,因此其有效数据速率为物理线路上的速率的80%。即Gen1的有效速率为2.0Gbps=2.5Gbps*80%,而Gen2的有效速率为4Gbps=5Gbps*80%。

    如果以数据包的Data Payload为真实有效数据,来计算得话,实际应用中的有效速率会更低。因为,数据包的包头、包尾(LCRC和ECRC等)、数据链路层添加的包编号等等;用于Ack/Nak和Flow Control等的DLLP;用于链路训练和Skip的Order Sets等都会影响真实的有效速率。

    这一篇文章,将来详细地聊一聊,如何粗略地估算一个PCIe总线的真实有效速率。

    注:由于设备反应时间、数据处理时间、不确定的插入等待时间等等原因,无法从理论上,准确无误地计算出一个PCIe总线的真实有效速率。

    注:关于8b/10b编码,前面的文章中已经详细地介绍过了,这里就不再重复了。

    对于任意的一个TLP来说,除了Data Payload,还有物理层添加的包头(1 Byte)、数据链路层添加的包编号(2 Bytes)、事务层添加的包头(12 or 16 Bytes)、事务层添加的ECRC(4Bytes,可选的)、数据链路层添加的LCRC(4Bytes)和物理层添加的包尾(1 Byte)。具体如下图所示:

    image.png

    如果以3DW的事务层包头来计算,且不添加ECRC,则该TLP至少含有20 Bytes的额外数据(除了Data Payload之外的)。我们姑且称之为TLP Overhead。

    注:32bits地址的TLP是3DW包头,而64bits地址的TLP是4DW包头,具体请参考前面的文章。

    如果只从TLP Overhead考虑的话,显然每个TLP包含的Data Payload的量越大,真实有效速率越高。然而,实际应用中却并非如此,因为链路上的其他因素也在影响实际的真实有效速率。PCIe Spec规定,任何TLP都不允许被Order Sets或者DLLP打断。也就是说,Skip Order Sets和FC DLLP、Ack/Nak DLLP都只能在两个TLP之间发送。换一句话说,Data Payload越大,TLP的也就越长,为了保证正常通信,两个TLP之间的时间间隔也就越大。这就是为什么Data Payload越大,但真实有效速率却未必会越高的原因。

    除了TLP Overhead之外,前面文章介绍的Ack/Nak机制和Flow Control机制都是需要花费时间的。这里我们分别称其所消耗的时间为Link Protocol Overhead和Flow Control Protocol Overhead。具体这里就不详细,介绍了,请参考之前的文章。

    注:显然,更低频率的Flow Control Update,会一定程度上提高真实有效速率,但这需要更大的Rx Buffer,从而带来更高的硬件成本开销。一般情况下,PCIe设备都应当遵循Spec所定义的FC Update周期计算方式,具体可可参考前面的文章:http://blog.chinaaet.com/justlxy/p/5100053465

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    除了前面介绍的TLP Overhead、Link Protocol Overhead和Flow Control Protocol Overhead之外,另一个影响真实有效速率的关键因素便是Max_Payload_Size,以及Read_Completion_Boundary(RCB)。

    虽然PCIe Spec规定,TLP的Data Payload最高可达4096 Bytes,但同时也规定了PCIe体系结构中,所有的设备,都必须使用相同的Max_Payload_Size值。换一句话说,整个总线的Max_Payload_Size值必须使用总线体系结构中所有设备所支持的最小的Max_Payload_Size值。具体如下图所示:

    image.png

    注:每个设备中的Function的所支持的最大的Max_Payload_Size值应当是相同的。

    注:每个设备所支持的Max_Payload_Size最大值信息,存在于Device Capability Register中。

    Max_Payload_Size值的设置是在PCIe总线枚举和配置的过程中完成的,软件确定了Max_Payload_Size的值后,会将该值写入到每个设备的Device Control Register中。

    在不考虑Ack/Nak机制和Flow Control机制等因素的情况下,真实有效速率可以这样计算:

    image.png

    则有:

    image.pngimage.png

    以128 Bytes的Max_Payload_Size为例,不考虑Ack/Nak机制和Flow Control机制等因素的情况下,理论极限真实有效速率如下:

    image.png

    其中,1720Mb/s = 86% * 2000Mbps。(x1 Gen1)

    注:读操作还需要考虑RCB等因素,后面会详细介绍。表格里的数据是在假设RCB为64 Bytes的情况下得到的,因此其计算方法为:64/(64+20)=76%。

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    针对读操作,还有一个Maximun Read Request Size(即最大读请求)的概念,在PCIe总线配置的过程中,该值会被写入到每个设备的Device Control Register中。PCIe Spec规定,Maximun Read Request Size的值可以超过Max_Payload_Size,例如,可以向Max_Payload_Size为128 Bytes的设备,一次请求读512 Bytes的数据。此时,一次请求会对应多个返回的Completion。

    然而,Maximun Read Request Size的值也并非越大越好,该值设置的过大,会导致某个PCIe设备独占整个系统带宽的时间过长。但是如果Maximun Read Request Size设置的过小,则需要发起多个读请求操作。

    Read Completion Boundary(RCB)确定了针对读请求返回的每个Completion的Data Payload的最大值,一般为64 Bytes或者128 Bytes(由系统或者软件设置)。当然,Completion的Data Payload值,是可以小于RCB的。以64 Bytes 的RCB和一次读256 Bytes的请求为例,可能的情况如下图所示:

    image.png

    注:目前,大部分的Root都固定地使用64 Bytes的RCB,尽管Max_Payload_Size的值可能是128或者更大。

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    最后,以几个例子,来回顾一下上面的内容。

    image.png

    image.png

    image.png

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    参考文献:

    1、Xilinx. Understanding Performance of PCI Express Systems 

    展开全文
  • 提出了一种基于数据速率匹配调整的网络编码优化机制OMNR,通过对关联数据速率的线性规划函数的描述及控制网络数据传送转发状态的数据票参量的引入,机制在基于网络编码的多径路由上实现了数据速率的匹配编码;...
  • 数据峰值带宽-有效带宽-传输速率

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    首先说一下计算公式并行总线带宽(MB/s) = 并行总线时钟频率(MHz) * 并行总线位宽(bit/8 = B) * 每时钟传输几组数据(cycle)...通过PLL(锁相环(PhaseLockedLoop))达到的2、峰值带宽 = 总线频率x数据位宽x2 (GT/s) 3、有效

    首先说一下计算公式

    并行总线带宽(MB/s) = 并行总线时钟频率(MHz) * 并行总线位宽(bit/8 = B) * 每时钟传输几组数据(cycle)

    然后需要理清一些概念:

    1、对于PCIe 而言总线频率如 1.25GHz、2.5GHz,一般是在 100 MHz 的基准频率上,通过PLL(锁相环(PhaseLockedLoop))达到的

    2、峰值带宽 = 总线频率x数据位宽x2 (GT/s)

    3、有效带宽 = 峰值带宽*编码方式 (8b/10b) 或 (128b/130b)

    4、GT/s:在物理信道上每秒传多少比特也就是Gbps,1000 Mbps = 1Gbps(这里的M,G并不是容量单位而是纯数字意义,进制1000)

    对于单向通道而言:

    gen1x1:
    峰值带宽 = 1.25G x 1 x 2 = 2.5 GT/s = 2.5 Gbps
    有效带宽 = 2.5 x (8/10) = 2 Gbps = 2*1000Mbps = 250MB/s

    gen2x1:
    峰值带宽 = 2.5G x 1 x 2 = 5 GT/s = 5 Gbps
    有效带宽 = 5 x (8/10) = 4 Gbps = 4*1000Mbps = 500MB/s

    gen2x8:
    峰值带宽 = 2.5G x 8 x 2 = 40 (GT/s) = 40 Gbps
    有效带宽 = 40 (GT/s) x (8/10) = 32 Gbps = 32*1000Mbps = 4000MB/s

    gen3x1

    峰值带宽 = 4G x 1 x 2 = 8(GT/s) = 8 Gbps

    有效带宽 = 8 Gbps x (128/130) = 7.9 Gbps = 7.9*1000Mbps = 987.5 MB/s

    ps:per second 每秒 = /s

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  • PCIe传输速率有效带宽计算方式

    千次阅读 2020-02-26 15:16:43
    PCIe是串行总线,PCIe1.0的线上比特传输速率为2.5Gb/s,物理层使用8/10编码,即8比特的数据,实际在物理线路上是需要传输10比特的,因此: PCIe1.0 x 1的带宽=(2.5Gb/s )/ 10bit =250MB/s 这是单条Lane的带宽,...

    (1)如下表

    (2)详细描述

    PCIE协议发展到现在有1.0,2.0和3.0版本,其传输速率不一样。

    PCIe是串行总线,PCIe1.0的线上比特传输速率为2.5Gb/s,物理层使用8/10编码,即8比特的数据,实际在物理线路上是需要传输10比特的,因此:

    PCIe1.0 x 1的带宽=(2.5Gb/s )/ 10bit =250MB/s

    这是单条Lane的带宽,有几条Lane,那么整个带宽就是250MB乘以Lane的数目。

    PCIe2.0的线上比特传输速率在PCIe1.0的基础上翻了一倍,为5Gb/s,物理层同样使用8/10编码,所以:

    PCIe2.0 x 1的带宽=(5Gb/s )/ 10bit = 500MB/s

    同样,有多少条Lane,带宽就是500MB/s乘以Lane的数目。

    PCIe3.0的线上比特传输速率没有在PCIe2.0的基础上翻倍,不是10Gb/s,而是8Gb/s,但物理层使用的是128/130编码进行数据传输,所以:

    PCIe3.0 x 1的带宽=(8Gb/s)/ 8bit = 1GB/s

    同样,有多少条Lane,带宽就是1GB/s乘以Lane的数目。

    由于采用了128/130编码,128比特的数据,只额外增加了2bit的开销,有效数据传输比率增大,虽然线上比特传输率没有翻倍,但有效数据带宽还是在PCIe2.0的基础上做到翻倍。

    这里值得一提的是,上面算出的数据带宽已经考虑到8/10或者128/130编码,因此,大家在算带宽的时候,没有必要再考虑线上编码的问题了。

    和SATA单通道不同,PCIe连接可以通过增加通道数扩展带宽,弹性十足。通道数越多,速度越快。不过,通道数越多,成本越高,占用更多空间,还有就是更耗电。因此,使用多少通道,应该在性能和其他因素之间进行一个综合考虑。

    PCIe是从PCI发展过来的,PCIe的”e”是express的简称,快的意思。PCIe怎么就能比PCI快呢,因为PCIe在物理传输上,跟PCI有着本质的区别。PCI使用并口传输数据,而PCIe使用的是串口传输。PCI并行总线,单个时钟周期可以传输32bit或者64bit,怎么就比不了你单个时钟周期传输1个bit数据的串行总线呢。在实际时钟频率比较低的情况下,并口因为可以同时传输若干比特,速率确实比串口快。随着技术的发展,数据传输速率要求越来越快,要求时钟频率也越来越快,但是,并行总线时钟频率不是想快就能快的。如下图所示:

     

    在发送端,数据在某个时钟沿传出去(左边时钟第一个上升沿),在接收端,数据在下个时钟沿(右边时钟第二个上升沿)接收。因此,要在接收端能正确采集到数据,要求时钟的周期必须大于数据传输的时间(从发送端到接收端)。受限于数据传输时间(该时间还随着数据线长度的增加而增加),因此时钟频率不能做得太高。另外,时钟信号在线上传输的时候,也会存在相位偏移(clock skew ),影响接收端的数据采集。

    PCIe使用串行总线进行数据传输就没有这些问题。它没有外部时钟信号,它的时钟信息通过8/10编码或者128/130编码嵌入在数据流,接收端可以从数据流里面恢复时钟信息,因此,它不受数据在线上传输时间的限制,你导线多长都没有问题,你数据传输频率多快也没有问题;没有外部时钟信号,自然就没有所谓的clock skew问题。

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    网络工程师信道数据传输速率与码元速率强化训练教程—2491人已学习 
    课程介绍    
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        网络工程师考试考察知识点繁多,形式多样。如何有效把握每种考察形式,拿到相应分数?这是历年考生挠头的事情。本系列课程紧抓考生痛点,对网工考试中重点题型分门别类讲解,反复强化训练,助力考生查缺补漏,拿到相应分数。本次分课程重点讲解了信道数据传输速率与码元速率的计算方法。通过基本概念阐述->历年真题强化训练->独家解题技巧总结,三大步骤帮助考生掌握信道数据传输速率与码元速率的计算方法,拿到相应分数。
    课程收益
        1、帮助考生熟悉内存存储容量的计算题的出题形式。2、通过反复强化训练,助力考生短时间内解答出信道数据传输速率与码元速率。3、独创解题技巧,帮助考生在考试中遇到这种题型时顺利的解答出来,拿到相应的分数。
    讲师介绍
        徐朋更多讲师课程
        10年以上软考培训经验,线下培训学员过万人。培训过的课程有:网络规划设计师、网络工程师、信 息系统项目管理师、系统集成项目管理师、信息安全技术、网络技术、信息安全工程师、系统架构师、软件设计师、系统分析师、规划管理师等。 项目经验: 1、负责某公司机房整体网络搭建及规划设计;负责某公司几百台网络设备、安全设备及服务器的运维管理工作;负责 某公司信息系统建设,从信息系统需求调研、规格书编写及上线后的运维管理工作持续跟进。 2、曾主持完成了十余个大中型项目的开发管理工作,有多年的部门管理和项目管理经验。 3、参与某上市公司应用层防火墙WAF中部分功能模块的开发工作,精通应用层防火墙的工作
    课程大纲
      第1章:2016软考网络工程师信道数据传输速率与码元速率强化训练教程
        1.计算题之信道数据传输速率与码元速率基本概念讲解  9:46
        2.真题一强化训练  1:55
        3.真题二强化训练  2:59
        4.真题三强化训练  2:21
        5.真题四强化训练  3:51
        6.信道数据传输速率与码元速率计算解题技巧总结  4:13
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空空如也

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有效数据速率