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  • 差分采集系统中,信号输入端的正负极分别与两个不同的模拟输入通道相连接,并通过多路开关(MUX)分别连接到放大器的正负极上。  如图为一个8通道的差分系统,通过多路开关对通道进行选择,用一个放大器实现任一...
  • 本博文介绍了数据采集模拟输入信号的几种接线方式,包含接地参考单端模式(RSE)、非接地参考单端模式(NRSE)、差分模式(DIFF)和伪差分模式(Pseudo-DIFF),并介绍了这几种接线方式的应用场合和分析方法。

    经常有工程师遇到这样的问题,在使用数据采集卡采集模拟输入信号时,发现测量所得值和实际值有偏差,并且这个偏差远超过采集卡指标参数的误差范围,于是联系我们,在我们共同一步一步的分析之后,其实几乎都是因为信号接线不对导致的测量误差。

    接下来以供电方式的不同来进行分类,介绍几种不同情况下,测量电压信号时的正确接线方式。

    一、电池供电的设备

    对于电池供电的设备,通常物理上就没有和大地连接,因此这类设备输出的信号基本都是浮地信号。对于浮地信号,应该使用接地参考单端模式(RSE)或者伪差分模式(Pseudo-DIFF)这两种接线方式。

    接地参考单端模式(RSE) 伪差分模式(Pseudo-DIFF)
    接地参考单端模式(RSE) 伪差分模式(Pseudo-DIFF)
    二、两线插座交流供电的设备

    对于两线插座交流供电的设备,通常物理上也没有和大地连接,因此这类设备输出的信号基本也都是浮地信号。对于浮地信号,应该使用接地参考单端模拟(RSE)或者伪差分模式(Pseudo-DIFF)这两种接线方式。

    接地参考单端模式(RSE) 伪差分模式(Pseudo-DIFF)
    接地参考单端模式(RSE) 伪差分模式(Pseudo-DIFF)
    三、三线插座交流供电的设备

    对于三线插座交流供电的设备,通常物理上和大地连接,因此这类设备输出的信号,基本都以大地作为零电位参考点。对于这类以大地作为零电位参考点的信号,应该使用非接地参考单端模式(NRSE)或者差分模式(DIFF)这两种接线方式。

    非接地参考单端模式(NRSE) 差分模式(DIFF)
    非接地参考单端模式(NRSE) 差分模式(DIFF)
    四、分析原因

    在测量一个信号时,如果这个被测信号是以大地作为零电位参考点的信号,数据采集卡这端也是通过电源连接到了大地,那么在测量接线的时候,应该要避免接地环路的出现。

    因为被测信号那端的大地和测试设备这端的大地可能存在电势差,接地环路的出现,会将这个电势差引入到测量结果中,从而导致了测量误差。

    在这里插入图片描述

    五、总结

    通过前面的几种分类,我们可以总结出这样的规律:

    • 以大地作为零电位参考点的信号,应该使用 NRSE 或者 DIFF 接线方式。
    • 浮地信号(即不以大地作为零电位参考点的信号),应该使用 RSE 或者 Pseudo-DIFF 接线方式。

    再直白一点的总结:

    因此在分析一个测量系统的接线方式时,要分析被测信号是否接地,还要分析测量设备是否接地。
    - 如果都接地了,一定要避免接地环路的出现,采用 NRSE 或者 DIFF。
    - 如果其中一端接了地,采用 RSE 或者 Pseudo-DIFF。
    - 如果都没有接地,采用 RSE 或者 Pseudo-DIFF,再给其中任意一端接上地。
    六、广告

    作为一篇略带广告性质的博文,是时候推出要介绍的产品了。Smacq 的 USB-3000 系列数据采集卡,其模拟输入功能支持前面提到的所有接线方式,几乎可以适应绝大多数场合的数据采集应用,而且价格适中,技术支持完善,值得推荐!
    在这里插入图片描述
    最后,感谢阅读,同时欢迎并支持保留广告部分的转载!

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  • 原理图如图1所示 在当R9=R10,R8=R7的情况下输出电压: ....step1:需要理解的是运放的“虚断” 、“虚短”的概念,如果这个不熟悉还得去翻翻《模拟电子技术基础》。楼主觉得其实这个也没什么好难...

    原理图如图1所示
    图1
    在当R9=R10,R8=R7的情况下输出电压:
    VO=(VIN1VIN2)R9/R8+VrefV_O=(V_{IN1}-V_{IN2})*R_9/R_8+V_{ref}
    电路分析
    .step1:需要理解的是运放的“虚断” 、“虚短”的概念,如果这个不熟悉还得去翻翻《模拟电子技术基础》。楼主觉得其实这个也没什么好难理解的,你只要明白当运放经过一定时间达到稳定状态,那么同相输入端电压和反相输入端电位一定是相等的,即:V1=V2,这就是“虚短”的概念,又因为运放的输入阻抗非常大,所以流进同相输入端和反相输入端的电流为≈0,这就是“虚断”概念。
    step2:
    根据“虚断”概念,我们可以分别列出V1和V2端的电压表达式:
    V1=(VIN1Vref)R7/(R7+R10)   (1) V_1=(V_{IN1}-V_{ref})*R_7/(R_7+R_10) \space\space\space(1)
    V2=(VIN2VO)R9/(R8+R9)   (2) V_2=(V_{IN2}-V_{O})*R_9/(R_8+R_9) \space\space\space(2)
    再根据“虚短概念” 即:V1=V2   (3)V_1 = V_2 \space\space\space(3)
    将上面两式代入并带入已知条件R9=R10,R8=R7得:
    VO=(VIN1VIN2)R9/R8+Vref   (4)V_O=(V_{IN1}-V_{IN2})*R_9/R_8+V_{ref} \space\space\space(4)
    仿真分析
    仿真结果如图2所示。
    图2根据上文推导图2的输入输出关系应该为:
    Vo=VIR4/R5+VrefV_o=V_I*R_4/R_5+V_{ref}
    其中Vi=0.2VV_i=0.2V
    R4/R5=2 R_4/R_5=2
    Vref=6.00V_{ref}=6.00
    将条件带入式(4)中得到输出电压VoV_o应该为6.40V;
    可以看到仿真结果为6.41V与理论推导十分接近。.

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  • LVDS信号采集,Pal制模拟视频输出

    千次阅读 2019-07-29 11:14:00
    ZYNQ信息交互系统对高速差分数字图像进行采集,并把经DSP算法处理的图像通过复合模拟视频输出。通过RS422总线协议实现与主控系统的通信,包括主控指令的获取、DSP目标跟踪结果的反馈以及系统整体状态的反馈。并且,....

    FPGA设计文档

    1整体设计

    1)功能描述

      根据 XJRC18002图像处理方案设计文档要求,本次项目中,主要功能为图像数据、串口数据的交互和简单图像预处理工作。ZYNQ信息交互系统对高速差分数字图像进行采集,并把经DSP算法处理的图像通过复合模拟视频输出。通过RS422总线协议实现与主控系统的通信包括主控指令的获取DSP目标跟踪结果的反馈以及系统整体状态的反馈并且可由RS232接口与调试仿真系统链接实现DSP图像处理系统的程序升级工作

    2)数据流设计

     

    数据流简要描述:

    因bram验证输出可行,所以此次设计。数据流从LVDSMAX9218输入,存到fifo1同步处理后通过srioDSP。接收从DSP处理过的图像到FPGA,再从bram读出到ADV7179ADV7179直接输出模拟视频(320*25650HZ)。

    系统上电后,预处理板发送16位的数据到MAX9218,因为每一场上升沿和行上升沿存在同时以及行上升沿可能延迟几个始终周期的问题,就以场下降沿作为基准开始对数据有效计数。

    因没有数据有效信号线,故将行场同时有效时作为数据有效。FPGA接收到Max9218发过来的场下降沿时,像素计数器准备计数,当行有效时开始计数,并将预处理板的数据存到fifo中。

    设置GPIO管脚。当DSP初始化过后拉高GPIO10时,ZYNQ开始给Dsp发图。

    Srio收发机制:选用3.125G2x的速率跟Dsp进行通信。源ID设置为0x01,目的ID设置为0x08

    目前设置只要判断DSp有数发给Zynq就开始往Adv7179输出图像信息。

    主要涉及芯片有ZYNQ7030Max9218DSP6657ADV7179

    2、相关接口

    外设

    接口

    功能

    具体说明,端口号,GPIO和作用

    DSP6657

    Uart

    发送各项指令

     

    Gpio

    接受和发送图像指令控制

     

    Srio

    发送图像数据

     

    Reset

    DSP复位

     

    DDR

    DDR2

    存储图像信息

     

    Flash

    Spi

    数据烧写

     

    图像预处理板

    LVDS

    图像数据

     

    主控板

    Uart

    指令信息

     

    主控板

    模拟视频接口

    发送视频图像

     

     

    3、模块设计

    3.1模块功能简述

    模块名称

    输入

    输出

    功能

    In9218

    Max9218的参考时钟以及De信号线和16根并行数据线,其中,[15]代表场信号,[14]代表行信号,[13:8]无效,[7:0]代表有效数据位

    数据使能信号和八位并行数据线

    采集Max9218的数据

    Srio_send

    Max9218输出的数据,以及Dsp输入的处理后的图像数据。

    Max9218fifo跨时钟域处理后的数据以及Adv7179的输入数据

    1、将max9218的数据通过srio发给Dsp

    2、将Dsp处理后的数据发给Adv7179

    Out7179

    控制Adv7179输出的的使能信号以及从Dsp处理后的图像

    8根并行数据线。

    按格式输出图像数据给Adv7179,使其编码后输出模拟视频

    Clk_wiz

    Pl_clk(50M)

    Clk_15M clk_27M

    输出Max9218以及Adv7179的工作时钟

    Dsp_reset

    时钟和全局复位

    Dsp的复位信号

    Dsp上电复位

    Top

    时钟、复位、以及Max9218的信号线

    Adv71798根并行数据线

    匹配各模块各信号

     

     

     

     

     

     

     

    3.2模块功能详细设计

    3.2.1 IN_9218

    1Max9218芯片介绍

    该模块主要对芯片Max9218进行配置,并采集Max9218进来的图像数据。该芯片可以同时输出控制和图像数据信息。在该项目中,只使用图像信号。其匹配芯片为Max9217/Max9247

    2信号时序控制

     

    各信号介绍(具体参考Max9218datasheet):

    管教为1的情况下,该芯片正常工作。所以首先拉高该管脚。

    PCLK_out时钟同步于REFCLK,当发送链路信号后,锁定在低电平。所以为了让Max9218正常工作,应该先供一个REFCLK时钟给Max9218,然后利用Max9218输出的的同步时钟PCLK_out接收Max9218的数据,该项目设计输入时钟为15M

    如果DE_out为高时输出RGB数据(视频图像),如果在DE_out为低时,输出Cntl_out(控制信息)。当2.0V以下时,信号时钟PCLK_out停止变为高阻,该芯片不再输出有效信息。所以可以将lock信号看做握手信号,将PCLK_out信号看为Max9218的正常工作信号。所以利用PCLK_out采集数据。

    另注如果在DE_out在变化时,前后各会有两个时钟周期无效,这时候不输出任何数据

     

     

    3预处理板发图

    通过Max9247输出[15:0]根数据线给Max9218,将16管脚设置为场信号,将15管脚设置为行信号。行有效周期为320,行消影为10个时钟周期。场有效周期为84480330*256,每行后面有10个周期的行消影。)

    行场信号如下图:

     

    行信号内部数据如下图:

     

     

     

     

     

     

     

     

     

    4Max9218收图

     

    ZYNQ通过max9218,配置其Powdown1。通过Max9218输入的参考时钟PCLK_out,设置一个状态机state

    初始态等待Max9218场下降沿,当场下降沿来时进入下一状态,在下一状态直接将行信号赋值给数据有效信号寄存器,因Max9218的图像数据的行场信号采集不稳定一致。即有时行场会同步到达,有时行信号会比场信号迟几个时钟周期,所以图像采集的基准是场信号的下降沿。在场有效的情况下,用行有效代表数据有效。从而保证每一场数据的完整。该流程图如下:

                

     

     

    5、容错机制

    因传输数据受干扰,故fifo缓存一张图。当判断像素点不够一张图时,场下降沿到来。即不是一张正常图,清空fifo,不再给Dsp发图。具体设置为采集下降沿准备计数,场有效时,对行有效进行计数。经采集验证,正常图时,此时行有效计数为84480。所以,在场下降沿时对该计数器进行判断,为84480时,清零该计数器F_counter[17:0]

    6、相关测试问题

    1Max9218接受数据紊乱,场信号周期不对。

    解决流程:当时根据相关接口,测了时钟和行场信号以及lock,发现Max9247的输出时钟和Max921的输入时钟不匹配。

    解决方式:都更改成15M时钟。

    2Max9218lock锁不上。

    解决流程:Max9218上面记录,正常情况下,应该是一开始是低电平,锁上后一直保持3.3v高电平。这边没法排查,最后预处理板说他们那边阻抗不匹配。

    3、行场信号线对不上,如下图

     

    解决流程:

    先验证预处理板的输出波形,通过示波器和信号检测软件确认从欲处理板输出的行场信号确实是同时输出。但是通过Max9218后检测,确实有不同步的现象。

    解决方式:

    用场下降沿作为采数基准,从下降沿开始计数就不存在行场信号同时的现象。

    4Max9218接收图像有白点。

     

    解决流程:发现在接受数据中,接收到的数据和实际发过来的数据的最低位总是存在跳变,甚至接收到的都不一定是准确数据。先将测试输入图像(格子图,渐变图)输出给Dsp看图像质量,发现都有白点。最后看采集相关的地方发现Max9247Max9218应该做上升沿和下降沿匹配。

    解决方式:Max9247上升沿发送,max9218下降沿接收。

    3.2.2  Srio_send

    1Srio基本设置

    使用Xilinx SRIO IPv5.6版本进行驱动开发。需要实现的SRIO发送包格式为NWRITEDOORBELL;需要实现的SRIO接收包格式为NWRITEDOORBELL 发送的源ID、目的ID、目的地址、门铃号等可配置。模式选择匹配如下图。。其srio格式和各数据位详细介绍如下图:

     

     

    该项目中:具体配置为Hello模式,选用Nwrite发送,因只有一片ZYNQDSP交互,故识别ID设置为0字节长度设置为7,初始地址设置为0x8000000

    2、收发图状态机

    State1为等待接收给DSp发图的指令。State2srio固定发包格式。State3srio固定收 包格式。

    state1是因为Dsp需要初始化设置,当DSp初始化完成后,告诉Fpga什么时候可以给Dsp发图。 处理方式是通过使GPIo。对FPGA来说,Dsp上电后,GPIO为高,DSp初始化后,DSP为低。然后通过拉高GPIO告诉FPGA可以给DSP发图。所以直接设置一个三状态的状态机,等待给DSP发图。

    流程图如下:

                             

     

    State2的初始态等待可以给Dsp发图的指令,当Dsp准备好后,可以发包寄存器TodspFlag1,为1时说明fifo1里有一张正常图,开始控制srio发数。具体发包格式为,判断S_ready信号,当需要发数据时,拉高S-Valid信号,同时送出数据。当发完所有数据时,拉高S_last信号。 目前 srio每包按八个字节发送,并且每次发完一张图后即srio发了 320*256/8=10240次后,给DSp发送doorbell,并跳转到判断TodspFlag 为是否为1时的状态。时序如下图

              

    流程图如下:

                              

    State3的初始状态等待给Adv7179发图的指令为1。即当Dsp处理完第一张图后,直接srio每包256个字节给Fpga发数。Fpga接到数据后,判断Srio接受有效信号为1后,将给7179发数的寄存器置为1。并设置收完一张图后,跳出该状 态,将该寄存器置为0,等待下次图像数据。

     

     

    流程图如下:

    M_ready为接受的准备信号,Srio_cnt为接受多个256字节,Valid_cnt为一包是否接收完。(一包256字节,一个周期取8个字节)

     

    3.2.2  Out7179

    PS

    1、 管教配置

    由原理图确认PS端映射到PL端的管教。另外Ps的上电时间大于Pl端,所以应该设置适当延时,当Pl端的pwrdown1时,再去配置ps

    2、 Iic的配置

    包括从地址和sub地址。从地址写是0x54H,读是0x55Hsub地址见APPENDIX 8—RECOMMENDED REGISTER VALUES寄存器配置。

     

    PL

    1、 时钟配置

    FPGA输出27M时钟给ADV7179正常工作,同时当接收到Dsp的数据M_valid后开始出图

    2、 计数

    分别是1IDLE)、23(block_active_odd)311

    active_odd)、336block_active_even)、624blocking.即对应1728*625的视频信号中,哪些是填充信息,哪些是有效视频信号

              

     

    流程图如下:

    Pix_counter为各状态里面的时钟计数。

    line_counter7179输出时,各行计数。

     

    3、 信息填充

     前四个字节是EAVFF0000XY,后街280blocking信息、接着是四个字节的SAVFF0000XY,之后接着1440个图像有效信息。(1440=720Y+360Cr+360Cb

    如下图

    4、 消影信息填充

    因为输出显示是360*256的视频尺寸,所以,只需要在有效信息内填充360个有效字节即可,经协商填充到视屏中间。其他的补写零。

     

    5、取数发图

    设置Bram,用来存DSp发来的数据。当FPGA收到Dsp处理过的图像数据后,将数据存入Bram。此时ADV7179开始出图,7179按发图时序每40msbram里面取一张图。

    设置ADV7179发图的状态机.。当bram写有效时,启动该状态机。该状态机按协议时序输出数据。当到达设定的视频有效区域内(按需求配置),将bram读使能设置为1。因为bram的输入时钟是78.13M,输出是27M在收到写有1时开始状态机跳转,所以至少要缓存320*256/3*2个字节,又因为在ADV7179的消隐区,此时时钟周期为(22*1728/27M*78.13M>320*256,也就是在消隐区的时间就存了一张图。所以bram的大小至少要大于(320*256*8)。

    参考设计图如下,实际出图是在图像正中间。

    6、十字靶标

    当计数到中间位置时,使能图像有效数据输出0,因为图像显示是缩小居中的,所以图像显示区域与靶标技术应该在所有计数的中心区域。

    7、问题记录

    A)奇偶场问题。造的渐变图显示正常,但是实际图像异常。未能理解奇偶场,Adv7179的发送模式是,按奇场块存,按奇偶场隔行输出。

    解决流程:翻看模拟视频输出文档(bt656Bt601),验证对于Adv7179FPGA的工作模式,应该是FPGA按正常图像接受,但是每一场中要先给Adv7179发奇场再发偶场。(每一场中的所有奇行连续发送,再发对应场中的所有偶行)。当时对场概念理解失误,因为模拟视频是先输出奇行,在输出偶行,我也就这么理解了。导致图像发送错误,而我当时一直在排查数据量的问题。

    解决方式:查文档意识到该问题后,分奇偶场接收然后再发送。用FIFO来分奇偶场,信号总是卡不准,当时的验证方式也无法确认。所以就让DSp分的奇偶场。接下来是FPGA来做。

     

     

    奇偶场设计(fifo:经验证,Dsp每发一包,中间会有十几个时钟周期间隔。

    在接受处设置状态机,设置奇偶行状态位,初始值位零。每接收一包(256bit),包计数加1。图像输出中,先发奇行,后发偶行,所以奇偶行状态位0为奇行,1为偶行。每行是320个像素,所以每接收十包,将奇偶行状态位取反,输出该标志位,设立两个fifo,当状态位为0时,往fifo1写,当状态位位1时,往fifo2写。而在图像输出时,奇场数就从fifo1取,偶场数就从fifo2取。

     

    奇偶场设计(Bram:设置行计数器,每记满320个像素时。取零。另外该计数器每次记满320个像素时,取地址加320。当奇场时,取地址初始值为0x00,偶场时,设置取地址为0x140

     

    B)Adv7179输出是720*576,但是要在中间只输出320*256

    解决方式:计数到行中心和列中心的像素点,匹配相对应的奇偶行。其他位补零。需要根据图像位置选择坐标点。

    C)Iic配置不进去。

    跟林福炎师兄沟通,zynqiic的写地址位要右移一位,设置为repead模式。

     

    4、功能实现

    本次设计实现了从图像预处理板采集一路Lvds的图像数据,通过ZYNQ配置,输出一路PAL制模拟视频输出,十字靶标位置为正中输出,长16个像素,宽两个像素。通过综合调试,确认图像信息输出满足需求标准,无抖图,无裂图,并可持续输出。

     

    转载于:https://www.cnblogs.com/yicool/p/11262838.html

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  • 这个XADC,内部是两个1mbps的ADC,可以采集模拟信号转为数字信号送给FPGA内部使用。 XADC内部可以直接获取芯片结温和FPGA的若干供电电压(7系列不包括VCCO),用于监控FPGA内部状况。同时提供了17对分管脚,...

    Xilinx 7系列FPGA全系内置了一个ADC,称呼为XADC。

    这个XADC,内部是两个1mbps的ADC,可以采集模拟信号转为数字信号送给FPGA内部使用。

     

    XADC内部可以直接获取芯片结温和FPGA的若干供电电压(7系列不包括VCCO),用于监控FPGA内部状况。同时提供了17对差分管脚,其中一对专用的模拟差分输入,16对复用的模拟差分输入,不使用的时候可以作为普通的User I/O。

    一 . IP核设置

    Basic设置

    关于XADC具体的结构,功能和各个参数的含义,请参考相关文档。这里不做详细描述。另外有两点需要注意。

    1.关于参考电压的设置,会影响误差范围及采样值的计算公式。

    2.模拟差分输入对模拟信号幅值有要求,需要外边模拟电路进行一定程度的转换。

    假设现在需要用XADC来获取几个模拟信号的信息,那么应该如何操作呢。下面解释一种个人偏爱设置方式。

    注意红框中的几点:

    1.使用DRP端口获取数字信号,这样控制似乎更简单一些。

    2.使用连续采样模式,ADC一直工作在数据采集模式,采集后就可以进行输出。

    3.使用Channel Sequencer模式,由于只有两个XADC而需要采样的数据过多,所以让XADC依次陆续进行采样。

    4.设置好DRP端口的时钟频率,50或100M都可以,无特殊要求。

    ADC Setup设置

    IP设置第二页,主要是设置Calibration、平均值和外部MUX。这几个可以暂时跳过,等熟悉XADC的使用后在进行深入了解。

    Alarms设置

    第三页设置告警参数,可以不用。如果需要的话,可以设置一下,便于使用。

    channel设置

    第四页设置需要使用的通道,这里选择温度和三个供电电压,并选择一个专用的模拟输入通道和前三个复用的模拟输入通道。

    最后一页是Summary,可以看看设置是否有问题,没有需要设置的地方。

    这个时候最基本的一个多通道获取数据的XADC设置好了,至于设置中没有细说的地方,可以等熟练使用之后进行研究,找出最合适的使用模式。

    二 . Port例化

    下面是如何使用这个生成的IP。由于使用DRP端口来读取数据,所以需要设计一个DRP读写控制器。不过由于XADC本身就提供了一些信号,所以这个设计其实非常简单。

          //input
          //取数据,所以输入部分没有使用的必要
          .di_in(16'b0),              // input wire [15 : 0] di_in
          .dwe_in(1'b0),            // input wire dwe_in
          //clock
          .dclk_in(clk_100M),          // input wire dclk_in
          .reset_in(!rst_n),        // input wire reset_in
          
          .daddr_in({2'b0,channel_out}),        // input wire [6 : 0] daddr_in
          .den_in(eoc_out),            // input wire den_in
         
          .drdy_out(drdy_out),        // output wire drdy_out
          .do_out(do_out),            // output wire [15 : 0] do_out
          .channel_out(channel_out),  // output wire [4 : 0] channel_out
          .eoc_out(eoc_out),          // output wire eoc_out
          // outside adc input
          .vp_in(),              // input wire vp_in
          .vn_in(),              // input wire vn_in
          
          .alarm_out(),      // output wire alarm_out
          .eos_out(),          // output wire eos_out
          .busy_out()        // output wire busy_out

    余下四个DRP端口,两个输出两个输入。两个输出直接引出来,其中do_out就是最终需要的数据。这个端口是16bit,取高12bit即可(对应XADC中宣称的12位)。

    XADC的IP端口中还有两个,名为eoc_out和channel_out。将eoc_out连接到DRP端口的den_in端口,含义是当多路采样的某一路完成采样后,则启动DRP端口操作,开始进行读取数据。将channel_out补两位之后送入daddr_in作为DRP端口操作的地址信号。这样就完成了DRP的读写操作。

    不过这样输出的数据,会周期性的在几个端口数据之间变化。所以通常在后端加一个过滤设置,具体行为是,当代表DRP操作完成的drdy_out拉高的时候,根据channel_out的值来判断是哪一个通道的。

    if(drdy_out == 1'b1 && channel_out ==5'd0)begin    
        Temperature <= do_out[15:3] ;    
    end 
    else if ( drdy_out == 1'b1 && channel_out ==5'd1) begin
        Vcc_int <= do_out[15:3] ;
    end 
    else begin
        Vcc_int <= Vcc_int ;
        Temperature <=  Temperature ;       
    end   

    关于每个采样通道的具体地址,可以参考手册

    温度换算公式和曲线如下图所示

    电压换算公式和变化曲线如下图

     

    至于模拟差分输入Pin,直接送到顶层的相对应管脚即可。注意Vivado工具可能需要对复用的模拟Pin进行电平约束,根据VCCO的电压值选择相应的lvcmos即可,例如1.8V的VCCO就选择lvcmos18即可。

    这样就可以获取对应的模拟采样数据了。由于绝大部分情况下需要检测的模拟信号变化相对较慢,使用XADC是足够用于检测的。

    涉及到XADC的使用问题还有MIG IP。MIG是Memory Interface的IP,也就是DDR3之类的DDR存储器IP。由于此类接口一般速率过高,会需要温度信息对接口做一定的矫正。在MIG IP的配置中,会默认启动XADC。

    Xilinx 7系列FPGA内置ADC XADC获取模拟信号

    此时的XADC仅仅需要提供温度信息就可以了。当需要提供更多信息,就需要独立配置XADC,这样工程中就会生成两个XADC;或者例化了两个MIG IP,这样各自就会需要一个XADC。由于硬件中只有一个XADC模块,当发现工程中需要多个XADC模块的时候,工具就会提示出错。

    解决方案也非常简单,MIG IP中去掉XADC。然后在设计中独立例化XADC IP。根据上文的做法获取温度信息后送往MIG。MIG IP去掉XADC后会生成一个温度端口用来接收数据。这样就不会发生冲突。

    另外一个非常便捷的获取温度信息的方案就是使用Hardware Manager。在Hardware Manager中打开XADC就能看到温度信息。

     

    其实XADC所有通道数据都可以通过这个方法获取。

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