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  • 上升沿和下降沿检测
    千次阅读
    2019-07-18 00:57:24

    FPGA中常用的上升沿检测和下降沿检测代码,使用的verilog hdl语言

    //上升沿检测
    module pose_chk(clk, in, out);
    input clk, in;
    output out;
    
    reg curr, last;
    
    always@(posedge clk)
    begin
        curr <= in;
        last <= curr;
    end
    
    assign out = curr & (~last);
    
    endmodule
    
    //下降沿检测
    module nege_chk(clk, in, out);
    input clk, in;
    output out;
    
    reg curr, last;
    
    always@(posedge clk)
    begin
        curr <= in;
        last <= curr;
    end
    
    assign out = ~curr & (last);
    
    endmodule
    

    转载于:https://www.cnblogs.com/cql/archive/2012/05/15/2502302.html

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  • FPGA中关于上升沿和下降沿检测

    千次阅读 2021-01-12 10:39:59
    FPGA中关于上升沿和下降沿检测 一 介绍 在学习FPGA的过程中,我们有时候会看到在所学例程上会有关于检测信号下降沿或者上升沿的代码,然后通过检测上升沿和下降沿触发使能信号从而进行接下来的操作。 比如下降沿检测...

    FPGA中关于上升沿和下降沿检测

    一 介绍

    在学习FPGA的过程中,我们有时候会看到在所学例程上会有关于检测信号下降沿或者上升沿的代码,然后通过检测上升沿和下降沿触发使能信号从而进行接下来的操作。
    比如下降沿检测:

    assign  flag = (~uart_txd_d0) && (uart_txd_d1);
    

    但是可能却不知道为什么是这样写出来的,而选择去死记硬背,反正我是记不住了,最好还是搞明白,那么接下来我们就来分析一下。

    二 分析
    本次实验已下降沿为例,上升沿则是同理。

    首先要明确的是,一般来说,只有当flag信号为高,即为1时,才表示检测到了下降沿,那么就意味着我们assign 后的语句逻辑与的结果要为1,也就是说uart_txd_d0为0,uart_txd_d1为1。
    不过就算倒推到了这里,估计也不太清楚,那我们自己来写一个检测,方便观察。

    代码:
    源码部分:

      module test(
    input sys_clk,
    input sys_rst_n,
    input uart_txd,
    output flag
        );
    
    reg uart_txd_d0;
    reg uart_txd_d1;
    
    assign  flag = (~uart_txd_d0) && (uart_txd_d1);
        
    always@(posedge sys_clk or posedge sys_rst_n)begin
        if(!sys_rst_n)begin
            uart_txd_d0 <= 1'b1;
            uart_txd_d1 <= 1'b1;
        end
        else begin
            uart_txd_d0 <= uart_txd;
            uart_txd_d1 <= uart_txd_d0;
        end
    end  
      
    endmodule
    

    tb文件:

    module tb_test();
    reg sys_clk;
    reg sys_rst_n;
    reg uart_txd;
    wire flag;
        
    always #10 sys_clk = ~sys_clk;
      
    initial begin
    sys_clk = 1'b0;
    sys_rst_n = 1'b0;
    uart_txd  = 1'b1;
    
    #200 sys_rst_n = 1'b1;
    
    #200 uart_txd  = 1'b0;
    end
      
    test u_test(
    .sys_clk (sys_clk),
    .sys_rst_n (sys_rst_n),
    .uart_txd  (uart_txd),
    .flag      (flag)
    );
    endmodule
    

    我们制造了信号uart_txd,并且造出了在uart_txd基础上延迟了一拍和两拍的信号uart_txd_d0和uart_txd_d1。将他们的初值设置为1,因为只有具有从1到0 的过程,我们才能检测到下降沿。

    那我们仿真一下,波形如图:

    1
    从这个图里我们得出了一个非常重要的结论即虽然我们最开始设置的信号是uart_txd,但是我们最终检测的却是uart_txd_d0信号的下降沿(如图所示,flag信号拉高的瞬间对应的是uart_txd_d0的下降沿而非uart_txd的下降沿),所以大家要明白,我们的代码:

    assign  flag = (~uart_txd_d0) && (uart_txd_d1);
    

    检测的是uart_txd_d0的下降沿。

    那么再看这幅图,就不难理解为什么代码要这样写了,我们看着flag拉高的时刻对应的uart_txd_d0和uart_txd_d1,由图得出uart_txd_d0在那一时刻是为0的,而uart_txd_d1则为1,因此,若要拉高flag信号,则flag = (~uart_txd_d0) && (uart_txd_d1);

    这就是下降沿判断代码的由来,可以以此原理得出上升沿检测的代码。

    以上就是全部内容,如有不对,欢迎指正。

    展开全文
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    单片机开发过程中,GPIO上升沿和下降沿检测应用的地方还是很多,但是怎么样编写这个功能模块,网上资料参差不齐,结合实际和参考PLC逻辑,自行编写了一套逻辑。

    以下是全部代码:

    头文件 EdgewaysJudge.h

    /*
     * EdgewaysJudge.h
     *
     *  Created on: 2022年6月10日
     *      Author: duola_rain
     */
    
    #ifndef APP_EDGEWAYSJUDGE_H_
    #define APP_EDGEWAYSJUDGE_H_
    #include "Type.h"
    
    #define PLS_SUM  100
    #define PLF_SUM  100
    
    //定时 触点  经过值 设定值
    #define STIMER_EMPTY  0
    #define STIMER_VALID  1
    
    //ms
    #define STIMER_BASETIME 10
    
    typedef  u16 (*StimerProcFunc)();
    typedef s8 (*EdgeFunc)(u8 xOldValue,u8 xId);
    
    typedef struct
    {
        bool ucPlsValue;
        bool ucPlfValue;
        bool rtResult;
         bool Result;
    }Edgeways_t;
    
    typedef struct
    {
         StimerProcFunc     ProcFunc;
    
         EdgeFunc pEdge;
        // 传入参数 0:上升沿检查  1:下降沿检查
         u32     uiArgParam;
    
        //时间间隔
         u32     uiTimerSet ;
    
        // 时间计数
         u32    uiTimerCnt;
    
        //定时器状态
         u32    ucTimerStatus;
    
        //超时标志
         u8    ucTimeOutFlag;
    
         //保持时间
         u32 ucKeepTime;
    
         //保持时间计数
         u32 ucKeepTimeCnt;
    
         // 循环周期,-1为无限循环
         u32    iCycle;
    } Stimer ;
    
    #define MAX_TIMER 2
    
    extern void EdgewaysJudge_Init(void);
    extern void AxStimerProc(void);
    extern void AxStimerTaskManage(void);
    extern bool AxCommonUtilCheck(u8 xId);
    extern void AxCommonUtilClearn(u8 xId);
    extern bool ISD2_isAxNege(void);
    extern void ISD2_CLearn(void);
    extern s32 AxStartStimer(u8 xId, StimerProcFunc  xProcFunc, u8 xTimeSet,
                             u32 xArgParam, u32 KeepTime, s32  xCycle);
    
    #endif /* APP_EDGEWAYSJUDGE_H_ */
    

    源码:

    #include "string.h"
    #include "EdgewaysJudge.h"
    #include "Global.h"
    
    //typedef void (*DataChgeFunc)(void);
    // vale
    Edgeways_t Edgeways[MAX_TIMER];
    typedef s8 (*EdgewaysJudgeFunc)(u8 xOldValue,u8 xId);
    EdgewaysJudgeFunc JudgeFunc[2];
    
    //extern
    extern u16 DI_ReadISD2(void);
    static s8 AxPoseEdgeFuc(u8 xOldValue,u8 xId);
    static s8 AxNegeEdgeFuc(u8 xOldValue,u8 xId);
    
    void EdgewaysJudge_Init(void)
    {
        JudgeFunc[0] = AxPoseEdgeFuc;
        JudgeFunc[1] = AxNegeEdgeFuc;
        memset(Edgeways,0,sizeof(Edgeways));
    
        AxStartStimer(0, DI_ReadISD2, 1, 0, 500 , -1);
    }
    
    bool ISD2_isAxNege(void)
    {
       return  AxCommonUtilCheck(0);
    }
    
    void ISD2_CLearn(void)
    {
        AxCommonUtilClearn(0);
    }
    
    //上升沿
    static s8 AxPoseEdgeFuc(u8 xOldValue,u8 xId)
    {
        u8 cPls;
        s8 ret = -1;
        if((xId < MAX_TIMER)&&(xOldValue^Edgeways[xId].ucPlsValue))
        {
            cPls =xOldValue&(xOldValue^Edgeways[xId].ucPlsValue);
            Edgeways[xId].ucPlsValue = xOldValue;
            Edgeways[xId].rtResult = cPls;
            ret = cPls;
        }
    
        return  ret;
    }
    
    //下降沿
    static s8 AxNegeEdgeFuc(u8 xOldValue,u8 xId)
    {
        u8 cPlf;
        s8 ret = -1;
    
        if((xId < MAX_TIMER)&&(!xOldValue^Edgeways[xId].ucPlfValue))
        {
            cPlf = !xOldValue&(!xOldValue^Edgeways[xId].ucPlfValue);
            Edgeways[xId].ucPlfValue = !xOldValue;
            Edgeways[xId].rtResult = cPlf;
            ret = cPlf;
        }
        return ret;
    }
    
    static Stimer  tStimerBuf[MAX_TIMER];
    
    s32 AxStartStimer(u8 xId, StimerProcFunc  xProcFunc, u8 xTimeSet,
                         u32 xArgParam, u32 KeepTime, s32  xCycle)
    {
        u16 tmpVale;
        StimerProcFunc cFunc;
    
        if (xId >= MAX_TIMER)
        {
            return -1;
        }
        if (STIMER_EMPTY == tStimerBuf[xId].ucTimerStatus)
        {
            tStimerBuf[xId].ucTimerStatus = STIMER_VALID;
            tStimerBuf[xId].uiTimerCnt = 0;
            tStimerBuf[xId].ucTimeOutFlag = 0;
            tStimerBuf[xId].uiTimerSet = xTimeSet;
            tStimerBuf[xId].ProcFunc = xProcFunc;
            tStimerBuf[xId].uiArgParam = xArgParam;
            tStimerBuf[xId].ucKeepTime = KeepTime;
            tStimerBuf[xId]. iCycle = xCycle;
    
            cFunc = tStimerBuf[xId].ProcFunc;
            if ( cFunc != 0)
            {
                tmpVale =  (*cFunc)(tStimerBuf[xId].uiArgParam);
            }
    
           switch(tStimerBuf[xId].uiArgParam)
            {
              case 0:
                  Edgeways[xId].ucPlsValue = tmpVale;
                  break;
              case 1:
                  Edgeways[xId].ucPlfValue = !tmpVale;
                  break;
              }
            return 1;
        }
        return -1;
    }
    
    void AxStopStimer(u8 xId)
    {
        if (xId >= MAX_TIMER) return;
    
        if (STIMER_VALID == tStimerBuf[xId].ucTimerStatus)
        {
            tStimerBuf[xId].ucTimerStatus = STIMER_EMPTY;
            tStimerBuf[xId].uiTimerCnt = 0;
            tStimerBuf[xId]. iCycle = 0;
            tStimerBuf[xId].ucTimeOutFlag = 0;
            tStimerBuf[xId].uiTimerSet = 0;
        }
    }
    
    //1ms
    void AxStimerProc(void)
    {
        int i;
        for (i = 0; i < MAX_TIMER; i++)
        {
            if (STIMER_VALID == tStimerBuf[i].ucTimerStatus)
            {
                if (tStimerBuf[i].uiTimerCnt < tStimerBuf[i].uiTimerSet)
                {
                    tStimerBuf[i].uiTimerCnt++;
                }
                else
                {
                    tStimerBuf[i].ucTimeOutFlag = 1;
                }
            }
        }
    }
    
    //1ms
    void AxStimerTaskManage(void)
    {
        u32 i;
        u16 tmpVale;
    
        StimerProcFunc cFunc;
    
        for (i = 0; i < MAX_TIMER; i++)
        {
            if (STIMER_VALID == tStimerBuf[i].ucTimerStatus)
            {
                if (tStimerBuf[i].ucTimeOutFlag)
                {
                    cFunc = tStimerBuf[i].ProcFunc;
                    if ( cFunc != 0)
                    {
                        tmpVale =  (*cFunc)(tStimerBuf[i].uiArgParam);
                    }
    
                     if(tStimerBuf[i].ucKeepTimeCnt <=  tStimerBuf[i].ucKeepTime)
                    {
                        switch(tStimerBuf[i].uiArgParam)
                        {
                        case 0:
                            (*JudgeFunc[0])(tmpVale,i);
                            break;
                        case 1:
                            (*JudgeFunc[1])(tmpVale,i);
                            break;
                        }
    
                        if(Edgeways[i].rtResult)
                        {
                            tStimerBuf[i].ucKeepTimeCnt ++;
                        }
                        else
                        {
                            tStimerBuf[i].ucKeepTimeCnt = 0;
                            Edgeways[i].Result =  Edgeways[i].rtResult;
                        }
                    }
                    else
                    {
                     else
                    {
                        tStimerBuf[i].ucKeepTimeCnt = 0;
                        Edgeways[i].Result =  Edgeways[i].rtResult;
                    }
    
    
                    if (0 == tStimerBuf[i].iCycle)
                    {
                        AxStopStimer(i);
                    }
                    if (tStimerBuf[i].iCycle > 0)
                    {
                        tStimerBuf[i].iCycle--;
                    }
                 }
            }
        }
    }
    
    void AxCommonUtilClearn(u8 xId)
    {
        Edgeways[xId].rtResult = 0;
        Edgeways[xId].Result = 0;
    }
    
    bool AxCommonUtilCheck(u8 xId)
    {
    
        return Edgeways[xId].Result > 0? true : false;
    }
           

    展开全文
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  • FPGA实现边沿检测电路(上升沿下降沿

    千次阅读 多人点赞 2021-01-04 19:00:28
    提示:文章写完后,目录可以自动生成,...边沿检测用于检测信号的上升沿下降沿,通常用于使能信号的捕捉等场景。 二、使用一级触发器的边沿检测电路 1.代码实现 代码如下: module detect( input clk, input..

    1、什么是边沿检测

    边沿检测用于检测信号的上升沿或下降沿,通常用于使能信号的捕捉等场景。

    2、采用1级触发器的边沿检测电路设计(以下降沿为例)

    2.1、设计方法

    设计波形图如下所示:




    各信号说明如下: 

    • sys_clk:基准时钟信号(这里设定为50MHz,周期20ns)
    • sys_rst_n:低电平有效的复位信号
    • in:输入信号,需要对其进行下降沿检测
    • ~in:输入信号的反相信号
    • in_d1:对输入信号寄存一拍
    • in_neg:得到的下降沿指示信号,该信号为 ind1 && ~in

    对上图进行分析:

    • 信号in是我们需要对其进行下降沿检测的信号
    • 信号~in是将信号in反向
    • 信号in_d1是使用寄存器寄存in信号,即对其进行打拍,或者说是同步到系统时钟域下
    • 输入信号开始为高电平,在L2处变为低电平,产生第1个下降沿,在L5出产生第2个下降沿
    • A处为产生的第1个下降沿指示信号,B处为产生的第2个下降沿指示信号

    由此我们可以推导出边沿检测信号产生的一般方法:

    • 将需要检测的信号寄存一拍,同步到系统时钟域下,得到信号 in_d1
    • 将需要检测的信号反向,得到信号 ~in
    • 将信号 in_d1 反向,得到信号 ~in_d1
    • 通过组合逻辑电路可以得到下降沿信号 in_neg:assign  in_neg = ~in && in_d1
    • 同样通过组合逻辑电路可以得到上升沿信号 in_pos:assign  in_pos = in && ~in_d1
    • 双边沿检测就是将上两条加(或运算)起来就可以了,化简后有:双边沿信号 in_both = in ^ ind1

    2.2、Verilog实现

    根据上文分析不难编写Verilog代码如下:

    //使用1级寄存器的下降沿检测电路
    module detect_1
    (
    	input		sys_clk,		//时钟(设定为 50MHz)
    	input		sys_rst_n,		//复位信号(n 表示低电平有效)
    	input		in,				//需要进行下降沿检测的输入信号
    	
    	output		in_neg			//输出的下降沿指示信号
    
    );		
    //reg  定义		
    reg		in_d1;					//寄存一拍的信号
    
    assign in_neg = ~in && in_d1;	//组合逻辑得到下降沿
    //上升沿: assign in_pos = in && ~in_d1;
    //双边沿: assign in_pos = in ^ in_d1;
    
    //寄存模块,将输入信号打一拍
    always@(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		in_d1 <= 1'b0;			//复位清零	
    	else 
    		in_d1 <= in;			//寄存一拍	
    end
    
    endmodule

    2.3、RTL电路

    上图为生成的RTL电路:该电路由一级D触发器+与逻辑门构成。

    2.4、Testbench

    Testbench文件需要例化刚刚设计好的模块,并设置好激励。

    `timescale 1ns/1ns		//时间刻度:单位1ns,精度1ns
    
    module tb_detect_1();	//仿真模块
    
    //输入reg 定义
    reg	sys_clk;			
    reg sys_rst_n;
    reg in;
    
    //输出wire定义
    wire in_neg;
    
    //设置初始化条件和输入激励
    initial begin
    	sys_clk = 1'b0;		//初始时钟为0
    	sys_rst_n <= 1'b0;	//初始复位
    	in <= 1'b0;			//初始化输入信号
    /*****以下部分为设置的激励,以产生2个下降沿*******/
    	#10					//10个时间单位后
    	sys_rst_n <= 1'b1;  //拉高复位(此时复位无效)
    	in <= 1'b1;			//拉高输入
    	#20					//20个时间单位后
    	in <= 1'b0;  		//拉低输入,制造第1个下降沿
    	#80					//80个时间单位后
    	in <= 1'b1;  		//拉高输入
    	#60					//60个时间单位后
    	in <= 1'b0;  		//拉低输入,制造第2个下降沿	
    end
    
    //always代表重复进行,#10代表每10个时间单位
    //每10个时间单位反转时钟,即时钟周期为20个时间单位(20ns)
    always #10 sys_clk = ~sys_clk;	
    
    //例化被测试模块
    detect_1 detect_1_inst
    (
    	.sys_clk 	(sys_clk ), 		
    	.sys_rst_n 	(sys_rst_n ), 				
    	.in			(in),
    	
    	.in_neg 	(in_neg) 		
    );
    	
    endmodule
    
    

    2.5、仿真结果

    使用ModelSim执行仿真,仿真出来的波形如所示:

    从波形图可以看到:

    • 10ns后停止复位
    • 在第1条参考线处输入信号 in 产生了第1个下降沿信号
    • 在第3条参考线处输入信号 in 产生了第2个下降沿信号
    • 在第1条参考线和第2条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 在第3条参考线和第4条参考线之间的产生了一个周期的下降沿指示信号 in_neg




    3、采用2级触发器的边沿检测电路(以下降沿为例)




    3.1、设计方法

    设计波形图如下所示:

    各信号说明如下: 

    • sys_clk:基准时钟信号(这里设定为50MHz,周期20ns)
    • sys_rst_n:低电平有效的复位信号
    • in:输入信号,需要对其进行下降沿检测
    • in_d1:对输入信号寄存1拍
    • in_d2:对输入信号寄存2拍
    • ~in_d1:in_d1信号的反相信号
    • in_neg:得到的下降沿指示信号,该信号为 ~ind1 && ind2

    对上图进行分析:

    • 信号in是我们需要对其进行下降沿检测的信号
    • 信号in_d1是使用寄存器寄存in信号,即对其打1拍
    • 信号in_d2是使用寄存器寄存in_d1信号,即对其打1拍
    • 信号~in_d1是将信号in_d1反向
    • 输入信号开始为高电平,在L2处变为低电平,产生第1个下降沿,在L5出产生第2个下降沿
    • A处为产生的第1个下降沿指示信号,B处为产生的第2个下降沿指示信号
    • 输出的下降沿指示信号落后下降沿一个时钟周期,这是因为对输入信号进行了寄存以消除亚稳态

    由此我们可以推导出边沿检测信号产生的一般方法:

    • 将需要检测的信号分别寄存1拍、2拍,同步到系统时钟域下,得到信号 in_d1、in_d2
    • 将in_d1信号反向,得到信号 ~in_d1
    • 将in_d2信号反向,得到信号 ~in_d2
    • 通过组合逻辑电路可以得到下降沿信号 in_neg:assign  in_neg = ~in_d1 && in_d2
    • 同样通过组合逻辑电路可以得到上升沿信号 in_pos:assign  in_pos = in_d1 && ~in_d2
    • 双边沿检测就是将上两条加(或运算)起来就可以了,化简后有:双边沿信号 in_both = in_d1 ^ in_d2

    3.2、Verilog实现

    根据上文分析不难编写Verilog代码如下:

    //使用1级寄存器的下降沿检测电路
    module detect_2
    (
    	input		sys_clk,		//时钟(设定为 50MHz)
    	input		sys_rst_n,		//复位信号(n 表示低电平有效)
    	input		in,				//需要进行下降沿检测的输入信号
    	
    	output		in_neg			//输出的下降沿指示信号
    
    );		
    //reg  定义		
    reg		in_d1;					//寄存1拍的信号
    reg		in_d2;					//寄存2拍的信号	
    
    assign in_neg = ~in_d1 && in_d2;//组合逻辑得到下降沿
    //上升沿: assign in_pos = in && ~in_d1;
    //双边沿: assign in_pos = in ^ in_d1;
    
    //寄存模块,将输入信号打1拍、打2拍
    always@(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)begin
    		in_d1 <= 1'b0;			//复位清零
    		in_d2 <= 1'b0;
    	end
    	else begin
    		in_d1 <= in;			//寄存1拍
    		in_d2 <= in_d1;			//寄存2拍
    	end
    end
    
    endmodule

    3.3、RTL电路

    上图为生成的RTL电路:该电路由2级D触发器+与逻辑门构成。

    3.4、Testbench

    Testbench文件同2.4章。

    3.5、仿真结果

    使用ModelSim执行仿真,仿真出来的波形如所示:

    从波形图可以看到:

    • 10ns后停止复位
    • 在第1条参考线处输入信号 in 产生了第1个下降沿信号
    • 在第4条参考线处输入信号 in 产生了第2个下降沿信号
    • 在第2条参考线和第3条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 在第5条参考线和第6条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 两级寄存器构成的边沿检测电路可以有效的防止亚稳态的产生,产生的使能信号会落后一个时钟周期。

    4、参考


    【从零开始走进FPGA】你想干嘛——边沿检测技术

    FPGA的边沿检测

    FPGA基础入门篇(四) 边沿检测电路

     ​

    展开全文
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空空如也

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上升沿和下降沿检测

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