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    计算机组成原理课设报告-补码一位乘法器设计

    沈阳航空航天大学

    课 程 设 计 报 告

    课程设计名称:计算机组成原理课程设计

    课程设计题目:定点补码一位乘法器的设计

    院(系):计算机学院

    专 业:计算机科学与技术

    班 级:

    学 号:

    姓 名:

    指导教师:

    完成日期:2011年1月14日

    目 录

    第1章 总体设计方案1

    1.1 设计原理1

    1.2 设计思路2

    1.3 设计环境4

    第2章 详细设计方案5

    2.1 顶层方案图的设计与实现5

    2.1.1创建顶层图形设计文件5

    2.1.2器件的选择与引脚锁定6

    2.1.3编译、综合、适配7

    2.2 功能模块的设计与实现7

    2.2.1 取补模块的设计与实现7

    2.2.2选择器模块的设计与实现9

    2.2.3 乘数补码移位寄存器模块的设计与实现12

    2.2.4 部分积移位寄存器模块的设计与实现14

    2.2.5加法器模块的设计与实现16

    2.3 仿真调试16

    第3章 编程下载与硬件测试19

    3.1编程下载19

    3.2 硬件测试及结果分析19

    参考文献22

    附 录(电路原理图)23

    第1章 总体设计方案

    1.1 设计原理

    由于机器都采用补码做加减运算,所以设计补码乘法器能避免码制转换,提高机器效率。在计算两个补码相乘时,可以通过Booth算法来实现定点补码一位乘的功能。布斯(Booth)算法采用相加和相减的操作计算补码数据的乘积Booth算法对乘数从低位开始判断,根据两个数据位的情况决定进行加法、减法还是仅仅移位操作。

    (1) 被乘数一般取双符号位参加运算。

    (2) 乘数可取单符号位以决定最后一步是否需要校正,即是否加。

    (3) 乘数末位增设附加位,且初值为0。部分积初始值为0。

    (4) 被乘数[x]补乘以对应的相邻两位乘数()之差值,再与前部分积累加,然后右移一位(乘2-1),形成该步的部分积累加和。与构成各步运算的判断值,以决定如何操 作,见图1.1Booth算法操作说明:

    图1.1 Booth算法操作说明

    (5)按照上述算法进行n+1步操作,但第n+1步不再移位,仅根据与的比较结果作相应的运算即可。

    1.2 设计思路

    课程设计的要求为:

    (1)采用原码值输入,乘数和被乘数皆为8位。

    (2)设计的电路应该包括ALU,被乘数寄存器,乘数寄存器,部分积寄存器,门电路和移位电路。

    课程设计的思路为:

    由于课程设计要求采用原码值输入,就需要设计一个原码值取反码的电路模块,同时只对符号位取反同时也可以实现求。

    实现Booth算法需添加附加位,并将其初始值置零,此操作通过外部输入来实现的。

    Booth算法在运算中要将部分积初始值置零,此操作是通过给FD寄存器的清零端一个高电平的脉冲信号,使寄存器的数据全部为0,即输出的部分积

    取乘数末尾两位来判断,为00、11则部分积加0,为01则部分积加被乘数的补码,为10则部分积加乘数相反数的补码。为了实现此操作,需要设计一个二输入四输出选择器及选择电路。

    乘数逻辑右移一位,部分积算术右移一位,并用乘数最高位存放部分积溢出的位。此功能的实现,分别设计了乘数移位寄存器,以及部分积移位寄存器。

    依次反复直到原乘数部分只剩下最后两位,由于最后一次只运算不移位,所以在输出时要在部分积移位之前输出结果。

    加统一的时钟信号,保持各部件同步工作。

    定点补码一位乘法器的设计总框图如图1.2所示;定点补码一位乘法器的设计流程图如图1.3所示。

    图1.2 定点补码一位乘法器设计总框图

    图1.3 定点补码一位乘法器设计流程图

    1.3 设计环境

    (1)硬件环境

    ?伟福COP2000型计算机组成原理实验仪

    COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成。实验平台上有寄存器组R0-R3、运算单元、累加器等组成。COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局,系统在实验时即使不借助PC 机,也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性,系统提供了微程序控制器和组合逻辑控制器两种控制器方式, 系统还支持手动方式、联机方式、模拟方式三种工作方式,系统具备完善的寻址方式、指令系统和强大的模拟调试功能。

    ?COP2000集成调试软件

    COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件,它通过实验仪的串行接口和PC 机的串行接口相连,提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能,该软件在Windows 下运行。

    (2)EDA环境

    ?Xilinx foundation f3.1设计软件

    Xilinx foundation f3.1是X

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  • 课程设计98分论文,原创,浮点数补码一位乘法器,用verilog语言编写
  • 在 alu.circ 文件中的补码一位乘法器子电路中,增加控制电路和数据通路,使得该电路能自动完成8位补码一位乘法运算。再设置引脚初始值,然后驱动时钟自动仿真,电路可自动完成运算。运算结束,结果传输到输出引脚。...

    实验目的
    学生掌握补码一位乘法运算的基本原理,熟练掌握 Logisim 寄存器电路的使用,能在 Logisim 平台中设计实现一个8*8 位的补码 Booth一位乘法器。

    实验内容
    在 alu.circ 文件中的补码一位乘法器子电路中,增加控制电路和数据通路,使得该电路能自动完成8位补码一位乘法运算。再设置引脚初始值,然后驱动时钟自动仿真,电路可自动完成运算。运算结束,结果传输到输出引脚。运算结束时,电路应该自动停止。

    电路框架
    在这里插入图片描述

    在这里插入图片描述
    在这里插入图片描述
    电路测试
    实验完成后,可利用文本编辑工具打开 alu.circ,将所有文字信息复制粘贴到 Educoder 平台的 alu.circ 文件中,再点击评测按钮即可进行本关测试。平台会对你设计的电路进行自动测试,为方便测试,请勿修改子电路封装,本关测试用例如下:
    在这里插入图片描述
    中心式分离器:分线器端口为1,位宽8,后七位设置成无。
    就是这个
    在这里插入图片描述

    在这里插入图片描述

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  • 计算机组成原理课设定点补码一位乘法器设计课 程 设 计 报 告课程设计名称:计算机组成原理课程设计课程设计题目:定点补码一位乘法器的设计院(系):计算机学院专 业:计算机科学与技术班 级:*****学 号:*****姓 ...

    计算机组成原理课设定点补码一位乘法器设计

    课 程 设 计 报 告

    课程设计名称:计算机组成原理课程设计

    课程设计题目:定点补码一位乘法器的设计

    院(系):计算机学院

    专 业:计算机科学与技术

    班 级:*****

    学 号:*****

    姓 名:*****

    指导教师:*****

    完成日期:2006年12月31日

    目 录

    第1章 总体设计方案1

    1.1 补码乘法器设计原理1

    1.2设计思路2

    1.3 设计环境3

    第2章 详细设计方案4

    2.1 补码乘法器电路图的设计与实现4

    2.1.1 补码乘法器设计4

    2.1.2 器件的选择与引脚锁定5

    2.1.3 编译、综合、适配5

    2.2 功能模块的设计与实现6

    2.2.1 两输入三选一选择器模块的设计与实现6

    2.2.2 半加器模块的设计与实现7

    2.3 仿真调试8

    第3章 编程下载与硬件测试10

    3.1 编程下载10

    3.2 硬件测试及结果分析10

    参考文献12

    第1章 总体设计方案

    1.1 补码乘法器设计原理

    原码乘法的主要问题是符号位不能参加运算,单独用一个异或门产生乘积

    的符号位,故自然提出能否让符号数字化后也参加乘法运算,补码乘法就可以实现符号位直接参加运算。

    布斯(Booth)算法它采用相加和相减的操作计算补码数据的乘积Booth算法对乘数从低位开始判断,根据两个数据位的情况决定进行加法、减法还是仅仅移位操作。Booth算法操作表示

    S0

    S1

    操作

    说明

    0

    0

    处于0串中,不需要操作1串的结尾减x1串的开始无处于1串中,不需要操作判断的两个数据位为当前位及其右边的位(初始时需要增加一个辅助位0),移位操作是向右移动。判断被乘数中的最低位以及右边的位(辅助位0)00,则只进行移位操作;减法操作并移位,这个减法操作相当于减去2的值;yn+1 。开始时,由 ynyn+1 判断第一步该怎么操作;然后再由 yn - 1 yn 判断第二步该怎么操作。因为每做一步要右移一位,故做完第一步后, yn - 1 yn 正好移到原来 ynyn+1 的位置上。依此类推,每步都要用 ynyn+ 1 位置进行判断,我们将这两位称为判断位。如果判断位 ynyn+1 = 01,则 yi+1? …? yi? = 1,做加[x]补操作;如果判断位 yn yn+1 = 10,则 yi+1 … yi? = - 1,做加[ - x]补 操作;如果判断位 yn yn+1 = 11 或 00,则 yi+1 … yi? = 0,[ zi ] 加0,即保持不变。

    Booth乘法算法的流程图

    下面为补码设计原理框图,用加法器,移位寄存器,计数器,多路开关,和控制电路实现补码乘法,如图1.1:

    图1.1 补码乘法原理框图

    设计思路

    根据补码一位乘法运算规则:(1) 如果 yn = yn+1,部分积 [ zi ] 加0,再右移一位;(2) 如果 yn yn+1 = 01,部分积加[ x ]补,再右移一位;(3) 如果 yn yn+1 = 10,部分积加[ - x]补,再右移一位;这样重复进行 n+1 步,但最后一步不移位。包括一位符号位,所得乘积为 2n+1 位,其中 n 为尾数位数。,

    设计一个二输入三选一选择器对可能的三种情况进行选择。

    当选择器中输入为Yi Yi+1为00或者11时,由一寄存器一端接GND,另一

    端对其进行零输入;

    当选择器中输入为Yi Yi+1为01时,对其进行[X]补输入;

    当选择器中输入为Yi Yi+1为10时,对[X]补输入端加一非门和一加法器对其进行取反加1输入。

    输出结果与一个一端接GND初始置零的寄存器相连接于一个加法器,实现部

    分积加法运算

    计算结果存放于两个相同的移位寄存器中,当部分积相加之后,由两个移位寄存器同时对部分积的和进行移位操作。

    最后由两个移位寄存器的输出端连接至选择器重新选择进行循环操作,直到部分积移位结束。

    1.3 设计环境

    ·硬件环境:伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机;

    ·EDA环境:Xilinx foundation f3.1设计软件、COP2000仿真软件。

    第2章 详细设计方案

    2.1 补码乘法器电路图的设计与实现

    顶层方案图实现选择器的逻辑功能,采用原理图设计输入方式完成,电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后,把输入/输出信号安排到XCV200指定的引脚上去,实现芯片的引脚锁定。

    2.1.1补码乘法器设计

    补码乘法器主要由一个三选一数据选择器组装而成的一个完整的设计实体。其实现补码一位乘功能,其与原码一位乘有如下区别:被乘数的符号和

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  • 资料计算机组成原理课设_定点补码一位乘法器的设计 课 程 设 计 报 告课程设计名称:计算机组成原理课程设计课程设计题目:定点补码一位乘法器的设计院(系):计算机学院专 业:计算机科学与技术班 级:*****学 号:*...

    41528d3028836879cd698677c3999917.gif资料计算机组成原理课设_定点补码一位乘法器的设计

    课 程 设 计 报 告课程设计名称:计算机组成原理课程设计课程设计题目:定点补码一位乘法器的设计院(系):计算机学院专 业:计算机科学与技术班 级:*****学 号:*****姓 名:*****指导教师:*****完成日期:2006年12月31日目 录第 1 章 总体设计方案 .11.1 补码乘法器设计原理 .11.2 设计思路 .21.3 设计环境 3第 2 章 详细设计方案 .42.1 补码乘法器电路图的设计与实现 .42.1.1 补码乘法器设计 42.1.2 器件的选择与引脚锁定 52.1.3 编译、综合、适配 52.2 功能模块的设计与实现 .62.2.1 两输入三选一选择器模块的设计与实现 62.2.2 半加器模块的设计与实现 72.3 仿真调试 .8第 3 章 编程下载与硬件测试 .103.1 编程下载 .103.2 硬件测试及结果分析 .10参考文献 .12第 1 章 总体设计方案1.1 补码乘法器设计原理原码乘法的主要问题是符号位不能参加运算,单独用一个异或门产生乘积的符号位,故自然提出能否让符号数字化后也参加乘法运算,补码乘法就可以实现符号位直接参加运算。布斯(Booth)算法,它采用相加和相减的操作计算补码数据的乘积,Booth 算法对乘数从低位开始判断,根据两个数据位的情况决定进行加法、减法还是仅仅移位操作。Booth 算法操作表示表 1.1-1S0 S1 操作 说明0 0 无 处于 0 串中,不需要操作0 1 加 x1 串的结尾10 减 x 1 串的开始1 1 无 处于 1 串中,不需要操作判断的两个数据位为当前位及其右边的位(初始时需要增加一个辅助位0),移位操作是向右移动。判断被乘数中的最低位以及右边的位(辅助位 0),如果为 00,则只进行移位操作;之后在判断移位之后的最后两位,如果为 01,则进行加法操作并进行移位操作;如果最后两位为 10,则进行减法操作并移位,这个减法操作相当于减去 2x 的值;判断最后的差值,如为 1,则部分积加[X]补;如为0,则不分积加 0;如为-1,则部分积加[-X]补,最后一次不移位。实现这种补码乘法规则时,在乘数最末位后面要增加一位补充位 yn+1 。开始时,由 ynyn+1 判断第一步该怎么操作;然后再由 yn - 1 yn 判断第二步该怎么操作。因为每做一步要右移一位,故做完第一步后, yn - 1 yn 正好移到原来 ynyn+1 的位置上。依此类推,每步都要用 ynyn+ 1 位置进行判断,我们将这两位称为判断位。如果判断位 ynyn+1 = 01,则 yi+1 … yi = 1,做加[ x]补 操作;如果判断位 yn yn+1 = 10,则 yi+1 … yi = - 1,做加[ - x]补 操作;如果判断位 yn yn+1 = 11 或 00,则 yi+1 … yi = 0,[ zi ] 加 0,即保持不变。Booth 乘法算法的流程图下面为补码设计原理框图,用加法器,移位寄存器,计数器,多路开关,和控制电路实现补码乘法,如图 1.1:图 1.1 补码乘法原理框图1.2 设计思路根据补码一位乘法运算规则:(1) 如果 yn = yn+1,部分积 [ zi ] 加 0,再右移一位;(2) 如果 yn yn+1 = 01,部分积加[ x ] 补 ,再右移一位;(3) 如果 yn yn+1 = 10,部分积加[ - x] 补 ,再右移一位;这样重复进行 n+1 步,但最后一步不移位。包括一位符号位,所得乘积为 2n+1 位,其中 n 为尾数位数。,设计一个二输入三选一选择器对可能的三种情况进行选择。当选择器中输入为 Yi Yi+1 为 00 或者 11 时,由一寄存器一端接 GND,另一端对其进行零输入;当选择器中输入为 Yi Yi+1 为 01 时,对其进行[X]补输入;当选择器中输入为 Yi Yi+1 为 10 时,对[X]补输入端加一非门和一加法器对其进行取反加 1 输入。输出结果与一个一端接 GND 初始置零的寄存器相连接于一个加法器,实现部分积加法运算计算结果存放于两个相同的移位寄存器中,当部分积相加之后,由两个移位寄存器同时对部分积的和进行移位操作。最后由两个移位寄存器的输出端连接至选择器重新选择进行循环操作,直到部分积移位结束。1.3 设计环境·硬件环境:伟福 COP2000 型计算机组成原理实验仪、XCV200 实验板、微机;·EDA 环境:Xilinx foundation f3.1 设计软件、COP2000 仿真软件。第 2 章 详细设计方案2.1 补码乘法器电路图的设计与实现顶层方案图实现选择器的逻辑功能,采用原理图设计输入方式完成,电路实现基于 XCV200 可编程逻辑芯片。在完成原理图的功能设计后,把输入/输出信号安排到 XCV200 指定的引脚上去,实现芯片的引脚锁定。2.1.1 补码乘法器设计补码乘法器主要由一个三选一数据选择器组装而成的一个完整的设计实体。其实现补码一位乘功能,其与原码一位乘有如下区别:被乘数的符号和乘数的符号都参加运算。 乘数寄存器 R1 有附加位 yn+1 ,其初始状态为“0”。当乘数和部分积每次右移时,部分积最低位移至 R1 的首位位置,故 R1 必须是具有右移功能的寄存器。 被乘数寄存器 R2 的每一位用原码(即触发器 Q 端)或反码(即触发器 Q 端)经多路开关传送到加法器对应位的一个输入端,而开关的控制位由和 yn 的 yn+1 输出译码器产生。当 ynyn+1 = 01 时,送[ x]补 ;当 ynyn+1 = 10 时,送[- x]补 ,即送的反码且在加法器最末位上加“1”。 R 0 保存部分积,它也是具有右移功能的移位寄存器,其符号位与加法器 ∑ f 符号位始终一致。 当计数器 i = n +1 时,封锁 LD R 0 和 LD R1 控制信号,使最后一位不移位。补码乘法器由加法器,移位寄存器,寄存器,计数器,多路开关,和控制电路实现补码乘法,可利用 Xilinx ISE ECS模块实现顶层图形文件的设计,通过认真分析和同学共同研讨,得到乘法器电路图,如图 2.1 所示。图 2.1 补码一位乘具体实现芯片连接图2.1.2 器件的选择与引脚锁定(1)器件的选择由于硬件设计环境是基于伟福 COP2000 型计算机组成原理实验仪和 XCV200实验板,故采用的目标芯片为 Xlinx XCV200 可编程逻辑芯片。(2)引脚锁定输入信号 XCV200 芯片引脚K0 103K1 102K2 101K3 100K4 097K5 096K6 095乘数末尾八位输入端 S0K7 094K0 087K1 086K2 085K3 084K4 082K5 081K6 080乘数末尾八位输入端 S1K7 0792.1.3 编译、综合、适配利用 Xilinx ISE 编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线,生成可供时序仿真的文件和器件下载编程文件。2.2 功能模块的设计与实现二输入三选一选择器、两个寄存器、一个加法器和一个非门共同实现数据选择功能,其中一个寄存器和选择器一端相连起

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  • 技巧上表现在分解乘数的每一位上的1为高一位的一个+1和本位上的一个-1:X×Y=X×(-1+Yi×2i) (逐项展开则得)=X×[-Y0+Y1×2-1+Y2×2-2+…+Yn×2-n]=X×[-Y0+(Y1-Y1×2-1)+(Y2×2-1-Y2×2-2)+…+...
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  • 讨论当相乘的两个数中有个或二个为负数的情况,在讨论补码乘法运算时,对被乘数或部分积的处理上与原码乘法有某些类似,差别仅表现在被乘数和部分积的符号要和数值一起参加运算
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  • VHDL补码一位乘法

    2009-10-19 11:17:42
    这是计算机组成原理的补码乘法器的vhdl实现,感觉还行的
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补码一位乘法器