精华内容
下载资源
问答
  • 同步复位与异步复位

    2012-12-09 18:58:36
    同步复位与异步复位
  • 一、同步复位与异步复位特点: 同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。  异步复位是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。 二、异步...
  • 同步复位与异步复位——异步复位同步释放 [转自]anghtctc的博客——天蓝色的彼岸 一、同步复位与异步复位特点:  同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作...

    同步复位与异步复位——异步复位同步释放

    [转自]anghtctc的博客——天蓝色的彼岸

     

    一、同步复位与异步复位特点:

      同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。

      异步复位是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。    

     

    二、异步复位和同步复位的优缺点:

     

      1、同步复位的优点大概有3条:

     

      a、有利于仿真器的仿真。

     

      b、可以使所设计的系统成为100%的同步时序电路,这便大大有利于时序分析,而且综合出来的fmax一般较高。

     

      c、因为他只有在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的毛刺。

     

       同步复位的缺点:

     

      a、复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务。同时还要考虑,诸如:组合逻辑路径延时,复位延时等因素。

     

      b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口,所以,倘若采用同步复位的话,综合器就会在寄存器的数据输入端口插入组合逻辑,这样就会耗费较多的逻辑资源。

     

      2、异步复位的优点也有三条:

     

      a、大多数目标器件库的dff都有异步复位端口,因此采用异步复位可以节省资源。

     

      b、设计相对简单。   c、异步复位信号识别方便,而且可以很方便的使用FPGA的全局复位端口GSR。

     

      异步复位的缺点:

     

      a、在复位信号释放(release)的时候容易出现问题。具体就是说:倘若复位释放时恰恰在时钟有效沿附近,就很容易使寄存器输出出现亚稳态,从而导致亚稳态。

     

      b、复位信号容易受到毛刺的影响。

     

      所以,一般都推荐使用异步复位同步释放的方式,而且复位信号低电平有效。这样就可以两全其美了。下面是Verilog代码:

    module Rst_Circuit( Rst_n,
    Clk, D, Q );
    input Rst_n;
    input Clk; input D;
    output Q;
    reg Rst_Reg_n;
    reg Q;
    always @(posedge Clk) begin //将异步复位信号先用Clk同步一下 Rst_Reg_n <= Rst_n; end
    //如果没有加"or negedge Rst_Reg_n",将变成同步复位 always @(posedge Clk or negedge Rst_Reg_n) begin if (~Rst_Reg_n) begin Q <= 1'd0; end else begin Q <= D; end end
    endmodule

     

    另,参考特权同学的文章异步复位、同步释放

    转载于:https://www.cnblogs.com/farbeyond/p/5204532.html

    展开全文
  • 同步复位与异步复位-异步复位和同步复位区别.. 浏览:188次  一、同步复位与异步复位特点: 同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。  异步复位是指无论...
    同步复位与异步复位-异步复位和同步复位区别..
    浏览:188次

      一、同步复位与异步复位特点: 
      同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作

      异步复位是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。
       
      二、异步复位和同步复位的优缺点:

      1、同步复位的优点大概有3条:

      a、有利于仿真器的仿真。

      b、可以使所设计的系统成为100%的同步时序电路,这便大大有利于时序分析,而且综合出来的fmax一般较高。

      c、因为他只有在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的毛刺。

    同步复位的缺点:

      a、复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务。同时还要考虑,诸如:组合逻辑路径延时,复位延时等因素。

      b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口,所以,倘若采用同步复位的话,综合器就会在寄存器的数据输入端口插入组合逻辑,这样就会耗费较多的逻辑资源。

      2、异步复位的优点也有三条:

      a、大多数目标器件库的dff都有异步复位端口,因此采用异步复位可以节省资源。

      b、设计相对简单。
      c、异步复位信号识别方便,而且可以很方便的使用FPGA的全局复位端口GSR。

      异步复位的缺点:

      a、在复位信号释放(release)的时候容易出现问题。具体就是说:倘若复位释放时恰恰在时钟有效沿附近,就很容易使寄存器输出出现亚稳态,从而导致亚稳态。

      b、复位信号容易受到毛刺的影响。

      所以,一般都推荐使用异步复位同步释放的方式,而且复位信号低电平有效。这样就可以两全其美了。

     

     

     

    在带有复位端的D触发器中,当reset信号“复位”有效时,它可以直接驱动最后一级的与非门,令Q端“异步”置位为“1”or“0”。 这就是异步复位。

    当这个复位信号release时,Q的输出由前一级的内部输出决定。

    然而,由于复位信号不仅直接作用于最后一级门,而且也会做为前级电路的一个输入信号,因此这个前一级的内部输出也受到复位信号的影响。

    前一级的内部电路实际上是实现了一个“保持”的功能,即在时钟沿跳变附近锁住当时的输入值,使得在时钟变为高电平时不再受输入信号的影响。

    对于这一个“维持”电路,在时钟沿变化附近,如果“reset”信号有效,那么,就会锁存住“reset”的值;

    如果reset信号释放,那么这个“维持”电路会去锁当时的D输入端的数据。

    因此,如果reset信号的“释放”发生在靠时钟沿很近的时间点,

    那么这个“维持”电路就可能既没有足够时间“维持”住reset值,

    也没有足够时间“维持”住D输入端的值,因此造成亚稳态,并通过最后一级与非门传到Q端输出。

     

    如果reset信号的“释放”时间能够晚一点点,也就是说,让“维持”电路有足够的时间去锁住“reset”的值,

    那么,我们就可以肯定输出为稳定的“reset”状态了。这一小段锁住“reset”值所需要的时间,就是寄存器的removal time要求。

     

    转载于:https://www.cnblogs.com/shangdawei/archive/2012/05/15/2501726.html

    展开全文
  • 1.1 FPGA同步复位与异步复位深度理解 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA同步复位与异步复位深度理解; 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,...

    1.1 FPGA同步复位与异步复位深度理解

    1.1.1 本节目录

    1)本节目录;

    2)本节引言;

    3)FPGA简介;

    4)FPGA同步复位与异步复位深度理解;

    5)结束语。

    1.1.2 本节引言

    “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。

    1.1.3 FPGA简介

    FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

    FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同,FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析,结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向,对我国科技水平的全面提高具有非常重要的推动作用。

    与传统模式的芯片设计进行对比,FPGA 芯片并非单纯局限于研究以及设计芯片,而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲,FPGA 本身构成 了半定制电路中的典型集成电路,其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上,关于FPGA芯片有必要全面着眼于综合性的芯片优化设计,通过改进当前的芯片设计来增设全新的芯片功能,据此实现了芯片整体构造的简化与性能提升。

    以硬件描述语言(Verilog或VHDL)所完成的电路设计,可以经过简单的综合与布局,快速的烧录至 FPGA 上进行测试,是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面,这些可编辑的元件里也包含记忆元件例如触发器(Flip-flop)或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来,就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变,所以FPGA可以完成所需要的逻辑功能。

    FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念,内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设,由微处理器对其编程。

    1.1.4 FPGA同步复位与异步复位深度理解

    1、同步复位引言

    在FPGA设计中,我们遵循的原则之一是同步电路,即所有电路是在同一时钟下同步地处理数据。这个概念可进一步展开,即不局限于同一时钟,只要时钟之间是同步关系(两者之间有明确的相位延迟,例如同一个MMCM生成的时钟),这是因为目前的芯片规模越来越大,设计越来越复杂,往往需要多个时钟同时运算。

    通常,我们说某个信号与指定时钟同步,意味着这个信号是由该时钟驱动的逻辑生成的,或者这个信号只有在时钟有效沿(一般是上升沿有效)下才会被触发。

    2、同步复位设计

    module reset(

        input        clk,

        input        reset,

        input        in,

        output    out

        );

    reg test;

    always @( posedge clk )

    if(reset)

        test <= 1'b0;

    else

        test <= in;

    assign out = test;  

    endmodule

    3、异步复位设计

    module reset(

        input        clk,

        input        reset,

        input        in,

        output    out

        );

    reg test;

    always @( posedge clk or posedge reset )

    if(reset)

        test <= 1'b0;

    else

        test <= in;

    assign out = test;  

    endmodule

    4、复位总结

    同步复位的一个明显的好处就是利用了时钟的过滤功能,去除了复位信号上的毛刺,而异步复位下,如果复位信号有毛刺就会导致触发器误操作,这在状态机电路中尤为严重,很有可能导致状态机进入无效状态。

    5、经验总结

    A、复位概念。

    B、FPGA开发技术;

    C、Verilog HDL语言。

    1.1.5 结束语

    第一,希望阅读笔者的博客可以对您有所帮助。

    第二,希望读者可以快速学习FPGA这门技术。

    第三,如果需要技术沟通,可以联系笔者。希望对你有帮助,如果遇到问题,可以一起沟通讨论,邮箱:jhqwy888@163.com

    展开全文
  • 同步复位与异步复位.pdf
  • 1.1 FPGA面试题同步复位与异步复位 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA面试题同步复位与异步复位; 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成...

    1.1 FPGA面试题同步复位与异步复位

    1.1.1 本节目录

    1)本节目录;

    2)本节引言;

    3)FPGA简介;

    4)FPGA面试题同步复位与异步复位;

    5)结束语。

    1.1.2 本节引言

    “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。

    1.1.3 FPGA简介

    FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

    FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同,FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析,结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向,对我国科技水平的全面提高具有非常重要的推动作用。

    与传统模式的芯片设计进行对比,FPGA 芯片并非单纯局限于研究以及设计芯片,而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲,FPGA 本身构成 了半定制电路中的典型集成电路,其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上,关于FPGA芯片有必要全面着眼于综合性的芯片优化设计,通过改进当前的芯片设计来增设全新的芯片功能,据此实现了芯片整体构造的简化与性能提升。

    以硬件描述语言(Verilog或VHDL)所完成的电路设计,可以经过简单的综合与布局,快速的烧录至 FPGA 上进行测试,是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面,这些可编辑的元件里也包含记忆元件例如触发器(Flip-flop)或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来,就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变,所以FPGA可以完成所需要的逻辑功能。

    FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念,内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设,由微处理器对其编程。

    1.1.4 FPGA面试题同步复位与异步复位

    1、IC设计中同步复位与 异步复位的区别?

    a、同步复位在时钟沿变化时,完成复位动作。异步复位不管时钟,只要复位信号满足条件,就完成复位动作。

    b、异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。

    2、经验总结

    1)FPGA开发技术;

    2)Verilog HDL语言;

    3)加分项:同步复位与异步复位;

    1.1.5 结束语

    第一,希望阅读笔者的博客可以对您有所帮助。

    第二,希望读者可以快速学习FPGA这门技术。

    第三,如果需要技术沟通,可以联系笔者。希望对你有帮助,如果遇到问题,可以一起沟通讨论,邮箱:jhqwy888@163.com

    展开全文
  • VHDL同步复位与异步复位

    千次阅读 2020-06-04 22:42:02
    以D触发器为例来说明同步复位异步复位的区别。 code library IEEE; use IEEE.STD_LOGIC_1164.ALL; ENTITY Reset IS PORT( clock, clear, d : IN STD_LOGIC; q : OUT STD_LOGIC ); END ENTITY Reset; ARCHIT
  • 浅谈同步复位与异步复位 1.FPGA设计中的复位方式是同步复位与异步复位。接下来将看看两者的概念和在实际设计中的区别以及各自的优缺点。 1.1异步复位: 它指无论时钟沿是否到来,只要复位信号有效,就...
  • 一、异步复位 verilog代码 always@(posedge clk or negedge rst_n) if(!rst_n) b <= 1'b0; else b <= a; 为何设计简单,节省资源? 异步复位设计中,低电平有效得rst_n复位信号直接连接到端口上...
  • FPGA基础之同步复位与异步复位 2014-09-09 11:01 994人阅读 评论(0) 收藏 举报  分类: FPGA基础知识(39)  版权声明:转载请注明出处:http://blog.csdn.net/lg2lh 1、异步...
  • 一、同步复位与异步复位 1、同步复位与异步复位含义: 同步复位:顾名思义,同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。用Verilog描述如下: always@...
  • 异步复位:它是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。用Verilog描述如下: always @ (posedge clk,negedge Rst_n) begin if (!Rst_n) … end 各自的优缺点: 1、总的来说,同步复位的优点大概...
  • 异步复位原理:时钟沿无关只要有复位信号到来就执行复位。这时我们需要将复位信号置于always的事件控制括号中。 1.同步复位 如果我们设置的为上升沿采样数据的话,同步复位只有在上升沿到来时才会产生复
  • FPGA之同步复位与异步复位(2)

    千次阅读 2016-09-06 17:50:50
    为了避免纯粹的同步复位和纯粹异步复位的问题,可以使用一种叫做同步化的异步复位,我们称其为第三类复位。这种复位完全结合了异步复位同步复位的优势,我们知道异步复位的优势是不参与数据路径,所以不影响数据...
  • 同步复位,指的是同步复位信号就是复位信号只在所需时钟边沿到来时才有效,其他时刻则无效,一般复位信号持续时间大于一个时钟周期。 verilog代码实现: module d_ff_1( input clk_i,rst_n_i,D, output Q_o ); reg...
  • 1.异步复位:是指复位信号和系统时钟信号的触发可以在任何时刻,二者相互独立。  异步复位举例: 1 always@(posedge clk or negedge rst_n) ...2.同步复位:和异步复位相比,没有用到寄存器的C...

空空如也

空空如也

1 2 3 4 5 ... 13
收藏数 260
精华内容 104
关键字:

同步复位与异步复位