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  • verilog中的32位下降沿检测 ...当复位reset高的时候,输出位应该时钟上升沿复位(0)。如果上述两个事件同时发生,则置位reset具有优先级。下面的示例波形的最后4个周期中,“reset”事件比“set

    verilog中的32位下降沿检测

    今天在刷HDL bits的时候刷到一道题,记录一下学习过程。
    题目:
    对于32位向量中的每一位,当输入信号从一个时钟周期的1变为下一个时钟周期的0时进行捕获。“捕获”意味着输出将保持1,直到寄存器被重置(同步置位)。

    每个输出位的行为类似于SR触发器:在发生1到0的转换之后,应该将输出位设置为1。当复位reset高的时候,输出位应该在时钟上升沿复位(到0)。如果上述两个事件同时发生,则置位reset具有优先级。在下面的示例波形的最后4个周期中,“reset”事件比“set”事件早发生一个周期,因此这里不存在冲突。
    实例如图提供两种解决办法:
    方法一

    module top_module (
        input clk,
        input reset,
        input [31:0] in,
        output [31:0] out
    );
        reg [31:0] temp;
        wire [31:0] capture;
        
        always @(posedge clk) begin
            temp <= in;
        end
        
        assign capture = ~in & temp;
        
        always @(posedge clk) begin
            if (reset)
                out <= 32'b0;
            else
                begin
                        for (int i=0; i<32; i=i+1)
                            begin
                                if(capture[i] == 1'b1)
                                    out[i] <= 1'b1;
                            end
                    end
        end
        
    endmodule
    

    方法二

    module top_module (
        input clk,
        input reset,
        input [31:0] in,
        output [31:0] out
    );
        reg [31:0]	in_reg;
        
        always@(posedge clk)begin
            in_reg <= in;
        end
        
        always@(posedge clk)begin
            if(reset)begin
                out <= 32'd0;
            end
            else begin
                out <= (~in & in_reg) | out;
            end
        end
    endmodule
    
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  • 所谓边沿检测就是,若是由1变为0,能够检测到下降沿,则被称为下降沿检测电路(negedge edge dttection circuit),能够同时检测上升沿与下降沿的电路称为双沿检测电路(double edge detection) 一、上升沿检测电路原理 ...


    前言

    所谓边沿检测,就是检测输入信号的上升沿和下降沿。在设计数字系统时,边沿检测是一种很重要的思想,实际编程时用的最多的时序电路应该就是边沿检测电路和分频电路了。 所谓边沿检测就是若是由0变为1,能够检测到上升沿,则被称为上升沿检测电路;若是由1变为0,能够检测到下降沿,则被称为下降沿检测电路,能够同时检测上升沿与下降沿的电路称为双沿检测电路(double edge detection)

    一、上升沿检测电路

    对前一个clock状态和目前clock状态的比较,如果是由0变为1,能够检测到上升沿,则称为上升沿检测电路。

    1.上升沿检测电路时序图

    在这里插入图片描述
    clk:时钟信号,i_a:输入信号,r_a:打一拍的输入信号,i_a&~r_a:i_a的上升沿生成一个周期的高电平,且在i_a上升沿后的一个后的一个周期的高电平。

    1.上升沿检测verilog代码

    代码如下(示例):

    module POS(
    	input	i_rst,      //复位
    	input	clk,        //时钟
    	input	i_a,       //输入信号
    	output	o_pos  //输出上升沿检测信号
    );
    
    //signal=======================================
    reg	r_a;
    
    //output=======================================
    assign o_pos=i_a&~r_a;
    
    //logic========================================
    always @ (posedge clk) begin
    	r_a<=i_a;
    end
    
    

    二、下升沿检测电路

    1.下降沿检测时序图

    在这里插入图片描述

    2.下降沿检测电路verilog代码

    代码如下(示例):

    module NEG(
    	input	i_rst,           //复位
    	input	clk,             //时钟
    	input	i_a,            //输入信号
    	output	o_neg       //输出下升沿检测信号
    );
    
    //signal=======================================
    reg	r_a;
    
    //output=======================================
    assign o_neg=~i_a&r_a;
    
    //logic========================================
    always @ (posedge clk) begin
    	r_a<=i_a;
    end
    
    

    三、双升沿检测电路

    1.双降沿检测时序图

    在这里插入图片描述

    2.双沿检测verilog代码

    代码如下(示例):

    module DUAL(
    	input	i_rst,         //复位
    	input	clk,           //时钟
    	input	i_a,          //输入信号
    	output	o_dual     //输出双升沿检测信号
    );
    
    //signal=======================================
    reg	r_a;
    
    //output=======================================
    assign o_dual=i_a!=r_a;
    
    //logic========================================
    always @ (posedge clk) begin
    	r_a<=i_a;
    end
    
    

    这里是引用

    总结

    提示:这里对文章进行总结:
    以上介绍了上升沿检测电路时序图、下降沿检测电路时序图及双沿检测电路时序图及其代码,引入的问题是i_a和时钟clk属于异步信号,需要进行异步转同步处理,之后再做介绍。

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  • 基于Verilog的边沿检测技术 1、前言 边沿检测,顾名思义是对某一信号上升沿或下降沿的...边沿检测电路的原理为:引入一个或多个延时一个周期的信号,当检测到 1 个上升沿或下降沿时,就会出现同时刻,同时存在高电...

    基于Verilog的边沿检测技术

    1、前言

    边沿检测,顾名思义是对某一信号上升沿或下降沿的检测,产生出需要的标志信号或使能信号。
    常用案例如,按键输入检测电路中,按键按下时输入信号 key 由高电平变为低电平,按键抬起时由低电平变为高电平。应用边沿检测,即可确定电频的变换时刻。
    边沿检测电路的原理为:引入一个或多个延时一个周期的信号,当检测到 1 个上升沿或下降沿时,就会出现在同时刻,同时存在高电平和低电平的情况,对信号及延时信号取并,就会产生对应的边沿输出信号 edge_pos、edge_neg 分别输出 1个脉冲(即一个时钟周期的高电平)。
    由于输入的信号为一个连续值,我们需要通过时钟进行采样。根据采样定理,采样时钟的频率需要至少为被采信号频率的 2 倍。下面以下降沿进行分析。

    2、实例分析

    分析:在边沿检测的过程中,通过来寄存输入值 s , 1 个寄存器 reg 寄存器输入 s 延时一个周期的值 s_r ,在时间T内 s 、 s_r 分别为低电平和高电平,证明T时间内存在输入 s 的一个下降沿。
    在第6个时钟周期,即存在输入 s 的一个上升沿。
    时序图
    存在问题:输入信号为异步输入,当 s 信号由高变低的时刻发生在趋近时钟上升沿附近时,会导致 s 变化的时刻与 s_r 变化的时刻的时间间隔 T 很小,导致沿检测输出信号脉冲宽度很窄,系统可能会不稳定。
    解决方法:将异步输入转化为同步信号,使用一级寄存器对输入信号进行寄存得到同步信号,再通过一级寄存器延迟一个节拍对输入信号的高低电平变化进行判断。
    通过这种方法可以将下降沿检测输出脉冲保持 1 个采样频率的宽度,使得输出信号十分理想。
    以下为特权同学对边沿检测处理的一段程序:
    always @ (posedge clk or negedge rst_n) begin
    if(!rst_n) begin
    rs232_rx0 <= 1’b0;
    rs232_rx1 <= 1’b0;
    rs232_rx2 <= 1’b0;
    rs232_rx3 <= 1’b0;
    end
    else begin
    rs232_rx0 <= rs232_rx;
    rs232_rx1 <= rs232_rx0;
    rs232_rx2 <= rs232_rx1;
    rs232_rx3 <= rs232_rx2;
    end
    end
    assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0;
    这里引入了四个延时寄存器,这样做可以滤除20-40ns的毛刺。
    易得,当延时信号rs232_rx0,rs232_rx1为0,且延时信号rs232_rx2,rs232_rx3为1,neg_rs232_rx为1。此时可以判断此时rs232_rx信号存在一个下降沿。

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  • 1、时钟信号在上升沿起作用,异步信号输入会有个亚稳态(抖动)的过程。 2、时钟信号采样会出现两种情况:异步信号1和异步信号2。对于异步信号1,时钟能够采样稳定信号,没有任何影响;但是,我们不能确定每次...

    一、基本原理

    在这里插入图片描述

    1、时钟信号只在上升沿起作用,异步信号输入时会有个亚稳态(抖动)的过程。
    2、时钟信号采样会出现两种情况:异步信号1和异步信号2。对于异步信号1,时钟能够采样到稳定信号,没有任何影响;但是,我们不能确定每次都是刚好采样到稳定时候,例如异步信号2。
    3、因此要对异步信号进行处理,通常的做法是:将异步信号连接2级寄存器q和q1,进行两个周期的时延,以获得稳定信号。
    4、2级寄存器的输出是个稳定的值(可能是0或1)。

    二、对FPGA(八)中key_in进行优化。

    与(八)中的边沿检测,代码相同,意义不同。
    //通过2级寄存器,消除异步信号的亚稳态
    always@(posedge Clk or negedge Rst_n)
    if(!Rst_n)begin
    key_in_a0 <= 1’b0;
    key_in_a1 <= 1’b0;
    end
    else begin
    key_in_a0 <= key_in;
    key_in_a1 <= key_in_a0;
    end
    注意:
    1、由于用key_in_a0 和key_in_a1 进行表示,因此在RTL viewer中不能明显看出2级寄存器。改成key_in_sa和key_in_sb就能看到。
    2、由于2级寄存器进行亚稳态处理,2级寄存器进行边沿检测,也就是输入的信号经过四个时钟周期之后才输出,对于按键来说没什么影响。但如果系统时钟是100Mhz(周期10ns),输入信号小于25Mhz(周期40ns)那么就会出现:当输入信号是第1个时钟(第0ns)的值时,经过4个系统时钟延时,来到了第40ns,这时下一个输入信号来临,同时第一个信号进行输出。结果我们看到的就是下一时刻的输入对应上一时刻的输出。如何解决?
    3、除了提到的寄存器时延造成这种问题之外,当输入信号的时钟大于系统时钟的时候:比如一个系统时钟内,有2个信号周期的来临,但是就只能采样到一个。

    三、控制led

    在这里插入图片描述
    **实验现象:**每次按下按键0,4个led灯以二进制格式加1,每次按下按键1,4个led灯以二进制格式减1。

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空空如也

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