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  • Vivado入门与提高Demo(一)(含源文件)
  • vivado入门教程-峰哥版

    2018-03-09 10:27:31
    简明的介绍了Vivado的使用方法,以及使用Vivado建立工程的流程
  • vivado入门教程

    千次阅读 2020-08-19 10:30:52
    vivado入门教程基本步骤例程实现 第一次写博客,也是第一次使用vivado,自己也在学习之中,欢迎大家的评论啊! 基本步骤 一、新建工程 二、选择工程路径及命名 三、一路next到下图,确定芯片的型号 四、添加...

    vivado入门教程


    第一次写博客,也是第一次使用vivado,自己也在学习之中,欢迎大家的评论啊!

    基本步骤

    一、新建工程
    第一步新建工程
    二、选择工程路径及命名
    在这里插入图片描述
    三、一路next到下图,确定芯片的型号
    在这里插入图片描述
    四、添加源文件
    在这里插入图片描述
    五、RTL分析
    在这里插入图片描述
    方法:选择下图的RTL分析下的Schematic在这里插入图片描述
    六、仿真
    添加源文件,编写激励
    在这里插入图片描述
    方法:选择左侧的仿真分析即可(前提是代码没问题)
    在这里插入图片描述

    例程实现

    分频,进行任意的M分频

    `timescale 1ns / 1ps
    
    
    module div(
    input clk ,
    output reg clk_out
        );
     reg [7:0] cnt =8'd0;
     reg clk_out=0;
     parameter M=8;
    always @ (posedge clk)
    begin 
       if (cnt==M-1)
          begin
          clk_out=~clk_out;
          cnt=0;
          end
       else 
          begin
          clk_out=0;
          cnt=cnt+1'd1;
          end
    end
    
    endmodule
    
    

    激励

    module div_sim;
    reg clk;
    wire clk_out;
    div czq(clk,clk_out);
    initial
     begin
     clk=0;
     forever #10 clk=~clk;
     end
    
    endmodule
    
    
    展开全文
  • vivado 操作入门.pdf

    2018-11-15 12:02:26
    《数字逻辑实验指导书》 Vivado 2014 集成开发环境及Verilog编程语言
  • 【强烈推荐】Vivado入门与提高(1~41)-高亚军

    万次阅读 多人点赞 2019-05-13 23:14:47
    Vivado入门与提高(1~41)-高亚军    这个教程应该是目前入门Vivado比较友好的入门教程了,所以本人花费了很长时间去收集视频和资料。如果对大家有用请多多支持,谢谢!   本课程详细介绍了Xilinx新一代开发...

    Vivado入门与提高(1~41)-高亚军

    在这里插入图片描述

       这个教程应该是目前入门Vivado比较友好的入门教程了,所以本人花费了很长时间去收集视频和资料。如果对大家有用请多多支持,谢谢!

      本课程详细介绍了Xilinx新一代开发平台Vivado的使用方法,分为两大部分:入门篇和提高篇;涵盖四大主题:设计流程,时序约束(XDC),设计分析和Tcl脚本的使用;附带多个工程Demo。把Vivado “IP Centric”的设计理念贯穿其中,通过Demo显示了Vivado的强大功能和与ISE的不同之处。

    资源截图(前几节的资源):
    在这里插入图片描述
    所有视频截图:
    在这里插入图片描述

    第一节、第二节及第三节视频的资源及全部的原版视频资源请在

    公众号:

    OpenFPGA

    后台回复:

    Vivado入门与提高

    在这里插入图片描述

    所有视频的链接如下(链接失效请留言):

    链接: https://pan.baidu.com/s/1TxpfD_peM_6CSqgcRprqfQ
    提取码: b7et

    已失效


    2019-5-22更新
    链接: https://pan.baidu.com/s/1BzmF4fLqd2PT_1bjlhksRQ
    提取码: h6ns





    第41讲 Tcl在Vivado中的应用(7):非工程模式下的设计流程管理

    第40讲 Tcl在Vivado中的应用(6):工程模式下的设计流程管理

    第39讲 Tcl在Vivado中的应用(5):使用Xilinx Tcl Store

    第38讲 Tcl在Vivado中的应用(4):嵌入自定义Tcl命令

    第37讲 Tcl在Vivado中的应用(3):使用Hook Script

    第36讲 Tcl在Vivado中的应用(2):定制报告

    第35讲 Tcl在Vivado中的应用(1):编辑网表

    第34讲 利用Vivado IP Integrator进行设计开发

    第33讲 功耗估计和优化

    第32讲 UltraFast设计方法学(11):时序收敛之10个时序收敛技巧

    第31讲 UltraFast设计方法学(10):时序收敛之时序约束基本准则

    第30讲 UltraFast设计方法学(9):理解实现策略

    第29讲 UltraFast设计方法学(8):在Vivado中使用设计规则检查

    第28讲 UltraFast设计方法学(7):如何管理IP约束

    第27讲 UltraFast设计方法学(6):定义时钟分组

    第26讲 UltraFast设计方法学(5):时序约束

    第25讲 UltraFast设计方法学(4):RTL代码风格(2)

    第24讲 UltraFast设计方法学(3):RTL代码风格(1)

    第23讲 UltraFast设计方法学(2):时钟

    第22讲 UltraFast设计方法学(1):初识UltraFast

    第21讲 综合后的设计分析(2):时序分析

    第20讲 综合后的设计分析(1):资源与扇出分析

    第19讲 约束的优先级

    第18讲 设置伪路径

    第17讲 设置多周期路径约束

    第16讲 虚拟时钟

    第15讲 设置输出延时约束

    第14讲 设置输入延时约束

    第13讲 创建基本时钟周期约束

    第12讲 时序分析中的基本概念和术语

    第11讲 与Vivado设计流程相关的一些技巧

    第10讲 输入/输出和时钟规划

    第9讲 编程与调试

    第8讲 Vivado里最常用的5个Tcl命令

    第7讲 增量实现

    第6讲 实现

    第5讲 综合的基本设置和综合属性

    第4讲 基于ModelSim的逻辑仿真(DEMO工程文件与第三讲一致!)

    第3讲 基于XSim的逻辑仿真

    第2讲 用三个DEMO讲解如何在设计中使用IP

    第1讲 Vivado设计流程及使用模式

    展开全文
  • 一、前言 在实时性要求较高的场合中,CPU软件执行的方式显然不能满足需求,这时需要硬件逻辑实现部分功能。...功能定义:在上一篇ZYNQ入门实例博文讲解的系统中添加自定义IP核,其输出驱动LED等实现呼吸灯效果...

    一、前言

      在实时性要求较高的场合中,CPU软件执行的方式显然不能满足需求,这时需要硬件逻辑实现部分功能。要想使自定义IP核被CPU访问,就必须带有总线接口。ZYNQ采用AXI BUS实现PS和PL之间的数据交互。本文以PWM为例设计了自定义AXI总线IP,来演示如何灵活运用ARM+FPGA的架构。

    功能定义:

    在上一篇ZYNQ入门实例博文讲解的系统中添加自定义IP核,其输出驱动LED等实现呼吸灯效果。并且软件通过配置寄存器方式对其进行使能、打开/关闭配置以及选择占空比变化步长。另外,可以按键操作完成占空比变化步长的增减。

    平台:米联客 MIZ702N (ZYNQ-7020)

    软件:VIVADO+SDK 2017

    注:自定义IP逻辑设计采用明德扬至简设计法

    二、PWM IP设计

    PWM无非就是通过控制周期脉冲信号的占空比,也就是改变高电平在一段固定周期内的持续时间来达到控制目的。脉冲周期需要一个计数器来定时,占空比由低变高和由高变低两种模式同样需要一个计数器来指示,因此这里使用两个嵌套的计数器cnt_cyc和cnt_mode。cnt_mode的加一条件除了要等待cnt_cyc计数完成,还要考虑占空比的变化。

    我们可以使用下降沿位置表示占空比,位置越靠近周期值占空比越高。在模式0中下降沿位置按照步长增大直至大于等于周期值,模式1中下降沿位置则按照步长递减直到小于步长。使用两个信号up_stage和down_stage分别指示模式0和模式1。至于步长值,在配置有效时被更新,否则使用默认值。模块最终的输出信号在周期计数器小于下降沿位置为1,反之为零。

    <PWM IP逻辑代码>

     VIVADO综合、布局布线比较慢,且软硬件级联调试费时费力,所以仿真是极其重要的。编写一个简单的testbench,定义update_freq_step task更新步长。这里使用System Verilog语法有一定的好处。首先单驱动信号可以统一定义为logic变量类型,其次等待时长能指定单位。

    <testbench代码>

    设计较简单,直接使用VIVADO仿真器观察波形即可:

    fa71bee9475b75663e54bcf56e6cb8ad.png

    可以看到输出信号led的占空比在不断起伏变化,当更新freq_step为50后变化更为减慢。

    00a62792e725a4ce4d42c1d0a0efe6fa.png

    配置前相邻两个neg_loc数值差与更新后分别是100和50。以上证明逻辑功能无误。

    三、硬件系统搭建

    设计完PWM功能模块还没有完,需要再包一层总线Wrapper才能被CPU访问。

    创建AXI总线IP

    77fa70cfc24025628260f202a4c5ba66.png

    在封装器中编辑。

    ac438c81fe3a382ae16487b80f11b628.png

    最终IP结构如图:

    665074975ae1c85aac562d5a541f581f.png

    具体操作不过多讲述,直接以代码呈现:

    <AXI IP顶层和Slave逻辑代码>

    最后重新封装

    042e78117d2fb71ab9198ec28c9e3c8f.png

    接下来搭建硬件IP子系统。

    和之前相比只是添加了pwm_led_ip_0,并连接在AXI Interconnect的另一个Master接口上。使用SystemILA抓取总线信号以备后续观察。还是同样的操作流程:生成输出文件,生成HDL Wrapper,添加管脚约束文件,综合,实现,生成比特流并导出硬件,启动SDK软件环境。

    四、软件编程与调试

    其实CPU控制自定义IP的方式就是读写数据,写就是对指针赋值,读就是返回指针所指向地址中的数据,分别使用Xil_Out32()和Xil_In32()实现。创建pwm_led_ip.h文件,进行地址宏定义并编写配置函数。为了更好地实现软件库的封装和扩展,创建environment.h文件来include不同的库以及宏定义、全局变量定义。

      软件代码如下:

    <软件程序代码>

    其他文件与上一篇ZYNQ入门实例博文相同。Run程序后多次按下按键,从串口terminal可以看出系统初始化成功,进入按键中断回调函数。开发板上呼吸灯频率也随着按键按下在变化。

    f8766ffb17df7c4c41fe95a80fc73d9c.png

    最后打开VIVADO硬件管理器,观察AXI总线波形:

    03c07004c3cf353172302f09ef7e6f43.png

    按下步长值增加按键后,会有四次写数据操作,正好对应pwm_led_setFreqStep function中的四次Xil_Out32调用。每次写后一个时钟周期写响应通道BVALID拉高一个时钟周期证明写正确。

    bb3e64f4f55498ccdcba2f349d8e05c9.png

    再来观察用于确认写入无误的读操作对应总线波形:

    43f73ac843f703565cf28a92630d3d0f.png

    读取数据为40,与写入一致。到此功能定义、设计规划、硬件逻辑设计仿真、IP封装、子系统搭建、软件设计、板级调试的流程全部走完。

    注:代码未贴出,如果需要,可以找明德扬老师免费获取。

    展开全文
  • vivado开发环境的设计实例,适合新手使用,有利于提高对vivado开发坏境的整体认识
  • vivado入门教程-峰哥版.doc
  • https://forums.xilinx.com/t5/Xilinx-%E5%8D%88%E5%90%8E%E5%8A%A0%E6%B2%B9%E7%AB%99/%E5%BC%BA%E7%83%88%E6%8E%A8%E8%8D%90-Vivado%E5%85%A5%E9%97%A8%E4%B8%8E%E6%8F%90%E9%AB%98-%E5%85%B141%E8%AE%B2-%E5%85%A...

    https://forums.xilinx.com/t5/Xilinx-%E5%8D%88%E5%90%8E%E5%8A%A0%E6%B2%B9%E7%AB%99/%E5%BC%BA%E7%83%88%E6%8E%A8%E8%8D%90-Vivado%E5%85%A5%E9%97%A8%E4%B8%8E%E6%8F%90%E9%AB%98-%E5%85%B141%E8%AE%B2-%E5%85%A8%E4%B8%AD%E6%96%87%E8%A7%86%E9%A2%91%E8%AE%B2%E8%A7%A3/ba-p/696485
     

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